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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 14장] HW 가속기의 비밀인 Pipeline 을 이해해보자 (실습편)

vaild신호 Concatenation문법 질문이요

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Conacatenation 에서 비트를 묶는다는게
 
(reset)
r_vaild=0,0,0, i_vaild=0
(posedge clk)
r_vaild[1:0]=0,0 + i_vaild=1 -> r_vaild=[0,0,1] o_vaild=r_vaild[2]=0
(posedge clk)
r_vaild[1:0]=0,1 + i_vaild=1 -> r_vaild=[0,1,1] o_vaild=r_vaild[2]=0
(posedge clk)
r_vaild[1:0]=1,1 + i_vaild=1 -> r_vaild=[1,1,1] o_vaild=r_vaild[2]=1
. . .
요런 연산을 하는건가요..?

퀴즈

HW 변수에서 오버플로우(Overflow)가 발생하는 근본적인 이유는 무엇일까요?

변수의 이름이 너무 길게 정의되어서

변수가 표현 가능한 값의 범위를 넘어섰기 때문에

클럭 주파수가 너무 높게 설정되어서

리셋 신호가 비활성화 상태이기 때문에

답변 1

1

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설계독학맛비
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안녕하세요 :)

다음 링크 참고 부탁드립니다. (자주 여쭤보는거라, 링크로 드립니다.)

https://aifpga.tistory.com/entry/Verilog-HDL-QA-008-vaild%EC%8B%A0%ED%98%B8-Concatenation%EB%AC%B8%EB%B2%95-%EC%A7%88%EB%AC%B8

즐공하세요 :)

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