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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

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안녕하세요 선생님 Multiplexer (MUX 8 to 1) 를 혼자 만들어 보았는데 behavior레벨에서 i_bahavior_select 신호를 만들었고 (3비트) select 신호에 따라 if 구문에서 조건을 만들어서 input 값을 출력하는 코드를 작성중에 있었는데 위의 에러 처럼 select신호가 선언 안됐다고 여러 방향에서 수정을 하였지만 선언이 안됐다는 말이 되풀이 됩니다.. 혹시 코드 어느 부분이 오류가 있는지 여쭙니다

매번 감사합니다

임베디드 fpga verilog-hdl

답변 1

설계독학맛비

지식공유자

안녕하세요 :)

WSL 은 해결하셨군요! 다행입니다.

사용하고 계신 빌드환경 + 코드 전부를 압축해서 전달해주실 수 있을까요?

(./build 만 하면 바로 도는 환경. 제가 한번 돌려보면 바로 알 수 있을 것 같아요. 그림으로 보면 눈이 아파요 ㅠㅠ)

여기가 첨부파일이 안되서, 드라이브 같은 곳에 올리시고, 링크남겨주시면 확인해볼께요.

즐공입니다 :)

Taiwan

질문자

https://drive.google.com/file/d/1OAn8NIKHTMXkiyD20MnHUD_2aF3k9kuv/view?usp=sharing, https://drive.google.com/file/d/1_FGP3qqEUxHAqaTMVp5FKQ3ejd7DSpci/view?usp=sharing

설계독학맛비

지식공유자

권한주세요~

Taiwan

질문자

https://drive.google.com/file/d/1_FGP3qqEUxHAqaTMVp5FKQ3ejd7DSpci/view?usp=sharing

테스트 벤치입니다..

설계독학맛비

지식공유자

어.. 죄송한데, 압축파일요.. 빌드만 치면 바로 나오게... ㅠ.ㅠ 환경 전부를 주시면 됩니다.

(앞으로도 그렇게 부탁드릴께요)

Taiwan