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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 11장] 설계능력 향상을 위한 Counter 제대로 이해해보기 (실습편)

카운터 약간의 응용을 하였는데 코드좀 봐주실수 있나요?

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안녕하세요 선생님, sync reset이랑 async_reset기능을 추가해봤는데 테스트 벤치가 잘 돌아가긴 하는데 코드가 맞나 2차 점검 부탁드립니다

감사합니다.

퀴즈

HW 변수에서 오버플로우(Overflow)가 발생하는 근본적인 이유는 무엇일까요?

변수의 이름이 너무 길게 정의되어서

변수가 표현 가능한 값의 범위를 넘어섰기 때문에

클럭 주파수가 너무 높게 설정되어서

리셋 신호가 비활성화 상태이기 때문에

답변 1

지식공유자

안녕하세요 :)

sync reset : clock 에 동기화된 reset

always 문안에 sync reset 이 기술된 순간, 이는 async reset 입니다.

sync reset 을 구현하고 싶으시다면, posedge sync_reset 을 빼주셔야 돼요.

그 외 특별한 문제는 없어보입니다.

즐공하세요 :)

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