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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 11장] 설계능력 향상을 위한 Counter 제대로 이해해보기 (실습편)

카운터 코드 관련 질문입니다

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선생님 베릴로그를 매우매우 오래전에 배우고 지금 현재 다 까먹어서 else if (cnt_always = = 100 -1) begin~ 이부분에서 cnt_always = = 100-1 인 순간이 되었을 때 그 이후에 cnt_always를 0으로 보내버리는, 즉, cnt_always가 99 확인 이후에 0이 된다는 의미죠? 음 궁금한 부분이 정확히 cnt_always가 98, 99, ... 99네? 하고 0으로 보낸다는 의미죠?

verilog-hdl 임베디드 fpga

퀴즈

HW 변수에서 오버플로우(Overflow)가 발생하는 근본적인 이유는 무엇일까요?

변수의 이름이 너무 길게 정의되어서

변수가 표현 가능한 값의 범위를 넘어섰기 때문에

클럭 주파수가 너무 높게 설정되어서

리셋 신호가 비활성화 상태이기 때문에

답변 1

설계독학맛비

지식공유자

안녕하세요 :)

선생님 베릴로그를 매우매우 오래전에 배우고 지금 현재 다 까먹어서

폼이 올라오신 다음에 영상을 보시는게 좋을 것 같아요. 다음 책을 보시고 강의를 수강하시는 것을 추천 드립니다 :)

https://book.naver.com/bookdb/book_detail.nhn?bid=1912296

else if (cnt_always = = 100 -1) begin~ 이부분에서 cnt_always = = 100-1 인 순간이 되었을 때 그 이후에 cnt_always를 0으로 보내버리는, 즉, cnt_always가 99 확인 이후에 0이 된다는 의미죠? 음 궁금한 부분이 정확히 cnt_always가 98, 99, ... 99네? 하고 0으로 보낸다는 의미죠?

네 맞습니다. (waveform 으로 직접 보시면 말씀하신게 맞다 라는게 확인이 되실꺼에요.)

"직접 설계 해보시고, 돌려보시고, 확인하시고." 를 추천드립니다.

즐공하세요 :)

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