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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 11장] 설계능력 향상을 위한 Counter 제대로 이해해보기 (실습편)

counter에 관한 질문있습니다.

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선생님 reset_n 을 사용하는 이유가 궁금합니다. positive reset은 사용하면 안되는 것인가요

퀴즈

HW 변수에서 오버플로우(Overflow)가 발생하는 근본적인 이유는 무엇일까요?

변수의 이름이 너무 길게 정의되어서

변수가 표현 가능한 값의 범위를 넘어섰기 때문에

클럭 주파수가 너무 높게 설정되어서

리셋 신호가 비활성화 상태이기 때문에

답변 1

지식공유자

안녕하세요 :)

positive reset 을 사용하셔도 됩니다.

negative reset 이건 positive reset 이건, System 관점에서 통일된! reset 을 사용하는 것이 중요합니다.

제가 현업에 있을때, async reset 은 negative edge reset, sync reset 은 positive edge reset 을 사용했었습니다.

회사 가시면 이런 rule 이 있을거구요. 맞춰서 사용하시면 됩니다.

즐공하세요 :)

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