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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

High impedance 출력

727

dev

작성한 질문수 4

1

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요!
- 먼저 유사한 질문이 있었는지 검색해보세요.
- 서로 예의를 지키며 존중하는 문화를 만들어가요.
- 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
안녕하세요!
시뮬레이션시 출력 중간시점에
High-z 가 나오는 이유가 무엇일까요
그리고 제거하는 방법은 무엇인지 알수 있을까요

verilog-hdl 임베디드 fpga

답변 1

0

설계독학맛비

안녕하세요 :)

해당 내용은 최근에 본적이 있어서 빠르게 답변드립니다.

- unknown 은 값을 알 수 없을때.

- high impedance Z 는 연결이 되지 않은 Floating 상태일때 발생합니다.

Simulation 상에서는 둘다 'unknown' 으로 보여지구요.

해결 방법은

- unknown  : reset 을 통한 초기화

- high impedance Z : 신호를 연결하시면 됩니다.

즐공하세요 :)

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