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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 5장] D FlipFlop 과 Reset 실습 (Reset 의 중요성은 여러번 말해도 됩니다.)

테스트벤치 질문있습니다

245

Taiwan

작성한 질문수 14

1

안녕하세요! 독학하고 있는 와중에 플립플랍 테스트 벤치에서 처음 #50 주기와 그 다음 #10주기에서 async와 sync 기능을 따로 따로 확인 못하지 않나 싶어서 질문드립니다. 질문인 즉, sync_reset 시그널이 0인 와중에 async 시그널이 1인 상황을 테스트 벤치에 넣어서 결과값 확인을 해야하지 않나 여쭙니다! 

verilog-hdl fpga 임베디드

답변 1

0

설계독학맛비

안녕하세요 :)

질문을 이해하기 어려웠는데, 제가 제대로 이해한게 맞는지 확인해주세요.

<영상의 현상>

50ns 에서는 sync 와 async, async_n 로 세개에, reset 을 걸었구요. 보시면,  clock 이 없기 때문에, async 관련된 d F/F 만 0 으로 초기화 된 것을 확인할 수 있습니다.

그 다음 10 ns 에서는 

sync 와 async, async_n 의 reset 을 정상적으로 돌리구요. (즉 별도로 reset 을 준게 아닌거죠?)

이런 상태에서 질문해주신 내용을 읽어볼께요.

"플립플랍 테스트 벤치에서 처음 #50 주기와 그 다음 #10주기에서 async와 sync 기능을 따로 따로 확인 못하지 않나 싶어서 질문드립니다. 질문인 즉, sync_reset 시그널이 0인 와중에 async 시그널이 1인 상황을 테스트 벤치에 넣어서 결과값 확인을 해야하지 않나 여쭙니다! "

"async 와 sync 의 기능을 따로 확인 하지 못한다."

-> 네, async 만 동작해요. sync reset 은 clock 이 인가된 후에 동작하죠. 위 그림에서는 대략  70 ns ? 정도에 sync reset 이 동작하겠네요.

"질문인 즉, sync_reset 시그널이 0인 와중에 async 시그널이 1인 상황을 테스트 벤치에 넣어서 결과값 확인을 해야하지 않나"

이 문장은 제가 이해가 잘 안되는데, 그림하고 같이 설명해주실 수 있을까요? timing diagram 으로 보여주시면 감사하겠습니다.

(제가 한글에 약해요)

답변주세요 :)

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