chapter5 코드 관련 질문입니다 ~
chapter5 강의 듣는 중 질문이 생겨서 올립니다.
d_ff_test 모듈에서 코드 올려주신거 보면 레지스터를 각각 따로 선언하고 그 레지스터 값을 output에 assign하셨는데,
처음부터 output값들을 레지스터로 설정했을 경우와 차이가 있나요??
이렇게 코딩했을 때 결과는 똑같이 나오는데, 레지스터를 따로 선언하여 assign하면 제가 모르는 장점이 있는 것인지 궁금해서 질문드립니다 ~!
답변 1
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안녕하세요. :)
좋은 질문입니다. "회로상 아무런 차이가 없습니다."
(아시겠지만)
Port 선언은 기본적으로 "wire" 이구요. output reg 는 "reg" 로 사용하겠다 입니다.
저는 별도로 reg 를 선언해서 output 에 assign 시켰구요.
<reg 를 별도로 선언한 이유>
verilog HDL 로 설계할때의 개인의 취향? 같은거에요.
저는 Port 에 reg type 을 선언하면 어색? 해서, 잘 안씁니다. (기분따라 쓸때도 있어요.)
결론은 회로는 동일합니다. 편한거 사용하세요 :)
회사가시면 "Verilog HDL 코딩 룰" 이 있을거에요.
그거 보고 따라가시면 됩니다. (잘 지키는 사람 몇 없지만..)
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