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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
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강의 시청 중 궁금한게 있어서 질문 남깁니다.
직접 코드 작성하시는거 보면 vi에서 자동완성이 되던데 그 기능은 어떻게 설정하면 사용할 수 있나요?
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안녕하세요 강의 시청 중 문의사항이 있어 질문 남깁니다.
이전부터 Timing Diagram을 보면 신호가 clk이랑 미묘하게 조금씩 밀려서(?) 그려지는 듯 보이는데 표현이 잘못된건지 아니면 어떠한 현상때문에 이러한 상황이 발생되는건지 궁금합니다.
안녕하세요 :)
다음 링크를 참고하시면 될 것 같아요.
https://dev-overload.tistory.com/35
그럼 즐공하세요 :)