인프런 커뮤니티 질문&답변

안녕하세요 :) 잘 봐주셔서 감사합니다. 

아시다시피 현재 FPGA 를 유튭에서 진행중이에요.

제가 전문강사가 아니고 현업에서 일하다보니.. 강의는 일주일에 하나씩 올리고 있어요 (더뎌도 이해를 부탁드립니다. ㅠ)

FPGA 강의 -> FPGA 를 이용한 영상처리 실습 (큰틀은 유자하나, 당연히 변경될 수 있습니다. 더 늘어날 계획이에요.)

이렇게 FPGA 두 개를 올해안에 끝내는 것을 목표로 하구요.

내년에 Verilog HDL Season2 를 계획중입니다.

커리큘럼은 다음과 같습니다. (지어낸게 아니고, 어제 유튭 라방에서 언급했었어요.)

I/F (rdy /vld, vld, rdy) → sync FIFO → CDC → CDC 처리 예제 →  async FIFO → AXI  

Season2 는 난이도가 있으리라 생각됩니다.

참고부탁드려요.

그럼 즐공하세요 :)