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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 14장] HW 가속기의 비밀인 Pipeline 을 이해해보자 (실습편)

맛비님 build파일 관련하여 질문있습니다!!

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bluetunny

작성한 질문수 5

4

제가 fulladder 만들어서 시뮬레이션 테스트를 해보려고 하는데 build파일 및 clear파일을 어떻게 만드는지 모르겠습니다. 간단하다면 알려주시고 좀 복잡하면 배울수 있는 사이트 알려주시면 감사하겠습니다!!

임베디드 fpga verilog-hdl

답변 2

1

bluetunny

옷!! 감사합니다!! 역쉬!! 좋은 하루 되세요~^^

1

설계독학맛비

안녕하세요 :)

editor 로 build 파일과, clean 파일을 열어보시면 답이 될 것 같아요.

예를 들어서, chapter 20 의 build 파일 입니다.

=========== build ==============

녹색 으로 색칠된 부분을 본인의 파일 환경에 맞게 변경해서 사용하시면 됩니다. :)

붉은색은 저의 커맨트 입니다.

xvlog ./true_dpbram.v ./simple_bram_ctrl.v ./tb_simple_bram_ctrl.v   (사용하고자 하는 파일 리스트)

xelab tb_simple_bram_ctrl -debug wave -s tb_simple_bram_ctrl    (testbench 가 simulation 의 가장 Top 모듈이기 때문에 testbench 의 모듈 이름을 적습니다.)

xsim tb_simple_bram_ctrl -gui -wdb simulate_xsim_tb_simple_bram_ctrl.wdb  (이하 동일)

=========== clean ==============

rm -rf *xe* *xs* *.wdb* *trace* *xv* *webtalk* *backup* .Xil .hbs

와일드카드 (*) 를 사용했구요. 변경하실 필요 없습니다. (그대로 사용)

이 환경을 사용 하시려고 하다니.. 아주 의도한대로 하고 계셔서 뿌듯하네요.

처음이 헷갈리지, 한번 직접 해보시면 금방 이해 되실꺼에요.

그럼 즐공하세요 :)

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