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안녕하세요 수강생 신민철이라고 합니다.
저는 방산분야에서 임베디드 S/W 엔지니어로써 약 5년차 경력을 가지고 있습니다.
비메모리 분야에 딱! 맞는 분야가 아니다보니 강의를 보면서 이 분야에 대해 공부도하고 지금 종사하는 분야에서 사용하는 vhdl 언어로도 바꿔서 공부해보려고 했는데요.
hello world 프로젝트를 vhdl로 코딩하여 빌드하려하니 에러가 나서요, 확장자(*.vhd)도 바꾸고 안에 내용도 vhdl언어, build 파일도 .vhd로 바꿨음에도 에러가 vhdl 문법을 지원하지 않는 듯한 에러가 나와서요, 어떤 특별한 설정을 해야하는 것인지요?(코드 내용은 gui에서 vhdl 기반 코드 생성시 나오는 내용을 copy 하였으며 아래와 같이 에러 화면 공유드립니다.)
또한 현재 진행하고 있는 강의를 vhdl 기반 환경 및 코딩을 진행 하기위해 도움 받을만한 사이트(?), 자료 같은 것들이 있을까요?(강의 내용과 벗어나는 질문인 것 같아 죄송합니다.)
P.S. 보통 저희 업계에서는 GUI를 통해 프로젝트를 생성하고 거기서 로직 설계를 하다보니 이렇게 리눅스 환경에서 로직 설계하는 경험이 낯설게 느껴지면서도 개인적으로는 재미있네요
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안녕하세요. :)
VHDL 이라.. 문법을 제가 커버해드리진 못할 것 같긴한데요 ㅠ (Verilog 만 주로 쓰다보니.. ㅠㅠ)
이렇게 한번 해보시겠어요?
xvlog 대신에 xvhdl 을 사용하시면 될 것 같은데요.
제가 드린 환경에서 "build" 파일을 에디터로 열어보시면 (예시입니다.)
xvlog ./tb_clock_generator.v
이거를
xvhdl ./tb_clock_generator.v
이렇게 변경해서 사용해보세요. :)