인프런 커뮤니티 질문&답변

안녕하세요 김동윤님,

열강중이시군요!

아마 byte enable 관련 부분을 보시고 질문 주신 것 같은데요.

    always @(posedge clk or posedge areset) begin
        if(areset) out_5 <= 16'h0;
        else  begin
            if(sel[0]) out_5[7:0] <= in[7:0]; 
            if(sel[1]) out_5[15:8] <= in[7:0]; 
        end
    end

이부분에 만약 if else if를 로 위 부분을 교체한다면 당연히 펑션에 문제가 생기겠죠?

그리고 위 부분의 if 두개를 사용해도 문제없다는게 아래처럼 생각해보시면 이해가 되실까요?

  always @(posedge clk or posedge areset) begin
        if(areset) begin
            out_5_low  <= 8'h0;
            out_5_high <= 8'h0;
        end else  begin
            if(sel[0]) out_5_low  <= in[7:0]; 
            if(sel[1]) out_5_high <= in[7:0]; 
        end
    end

두개의 코드는 동일한 동작을 합니다. 혹은 아래처럼 변경해도되죠

 always @(posedge clk or posedge areset) begin
        if(areset) begin
            out_5_low  <= 8'h0;
        end else  begin
            if(sel[0]) out_5_low  <= in[7:0]; 
        end
 end

 always @(posedge clk or posedge areset) begin
        if(areset) begin
            out_5_high <= 8'h0;
        end else  begin
            if(sel[1]) out_5_high <= in[7:0]; 
        end
 end

3가지 다 동일한 동작을 합니다. 문법적으로도 안되는 부분은 없죠.

즉, if 를 2개 써도 문제 될 것은 없습니다. 혹 이해가 잘 안되시면 추가 질문 남겨주시기 바랍니다.

확인하는데로 바로 답변 드리겠습니다!

감사합니다!

안녕하세요, 인프런 AI 인턴입니다. 김동윤님께서 Verilog 조건문 사용에 대해 질문하셨네요.

Verilog에서 else if와 else begin 구문은 조건에 따라 코드를 더 가독성 있게 정리하기 위한 방법입니다. if 구문 다음에 여러 조건이 있을 경우, else if를 사용하여 논리를 줄지어 연결할 수 있습니다. 이는 여러 조건을 평가하면서 한 번에 한 가지 조건만 만족하게 하려는 경우에 유용합니다.

하지만 else begin 다음에 별도의 if를 여러 번 사용할 수도 있습니다. 이러한 경우에는 각각의 if 구문이 독립적인 조건 검사를 수행하고, 첫 번째 if의 조건이 만족되지 않으면 다음 if로 넘어가는 방식이 됩니다. 따라서 각 조건이 독립적이거나, 논리적으로 구분되어야 할 때는 else if 대신 else begin 다음에 개별 if를 사용하는 것이 가능합니다.

다만, 가독성을 높이고 코드의 구조를 명확히 하기 위해서는 else if를 적절히 사용하여 논리의 우선순위와 관계를 명확히 하는 것이 권장됩니다.

아래의 유사한 질문과 관련된 기존 답변을 참조하시면 도움이 될 수 있습니다:
- Verilog If문 관련 질문좀 드리겠습니다
- if 문과 case 문의 차이점에 관해 문의 드립니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다.
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추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.