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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

질문있습니다.

해결된 질문

282

우진

작성한 질문수 7

1

안녕하세요,  수강 완료 했습니다! :)

[1]. Camera Input controller , Video Display controller  

위와 같은 IP를 설계해보고 싶은데, 어떻게 해야 할지 막막합니다.. 자료를 못 찾겠어요..

[2]. 설계 하시는 분들도 system verilog 사용하시는 것 같아서, System verilog 공부를 하려합니다.

혹시 추천하시는 책 있을까요?

FPGA 강의는 인프런에 업로드 되려면 올해 말까지 기다려야..겠죠?

verilog-hdl 임베디드 fpga

답변 1

0

설계독학맛비

안녕하세요. 우진님. 수강 완료를 축하드립니다 :)

(장점에 현업자에게 질문할 수 있다!! 도 적어주시면 참 좋았는데..ㅠ 사실 이점이 가장 큰 메맅 아닙니까?! ㅎㅎ)

[A 1] 설계를 한다는건 문서가 있어야 한다는 뜻인데, 아시다시피 개인적으로는 문서 구하기 쉽지 않아요. 물론 저도 마찬가지이구요. 회사 가시면 다 있긴 한데, 직접 설계는 못하겠지만 대략적으로 원리를 공부하고 싶으시다면, 사용을 위한 문서를 보시면 도움이 되실꺼에요. Video Timing Controller 라는 IP 이구요. Video in / out 에 다 사용됩니다. 

FPGA 프로젝트에서 해당 IP 를 사용하는 기본 틀은 제공해 드릴껀데, 이 IP 를 설명하진 않을 꺼에요.

(회사가시면 이런 비슷한 것들은 다 있어요. 새로 설계 하실일은 없고, 있다면.. 간단한 수정뿐..?)

https://www.xilinx.com/support/documentation/ip_documentation/v_tc/v6_1/pg016_v_tc.pdf 

[A 2] System Verilog 는 저도 정식으로 배우지는 못해서 (필요할때 찾아서 보느라..)

https://www.asic-world.com/systemverilog/index.html

asic world 는 verilog 도 제가 찾아보곤 해요. 좋은 사이트 입니다. (이미 알고 계신..?)

FPGA 는.. 아시다시피 일주일에 1강씩 만들기도 버거워서.. ㅠ.ㅠ

올해안에 나오는 것을 목표로 합니다. 그때쯤이면.. 우진님도 취뽀하시고 현업에 계시겠군요!

그러면.. 엄청 쉬울 겁니다 ㅎ

0

우진

가장 중요한 장점을 빼먹었네요;

답변 보고 갑자기 궁금한 점이 생겼어요..

학교에서도 들은 내용인데, 'IP를 재사용하는 것이 개발 속도에 있어서 중요하다' 라고 배웠어요.

예를 들면, UART , SPI  등등(peripheral block) 예전부터  있는 IP들은 그대로 가져와서 사용하잖아요..?

그럼, 설계 엔지니어는 있는 건 가져와서  (사용법만 익히고)  사용하고,  새로 필요한 것들에 대해서만 설계하나요?  

0

설계독학맛비

학교에서 제대로 배우셨구요.

말씀하신대로 통신을 위한 I/F 모듈은 가져다 사용합니다.

하지만, 있는거만 재조립한다면 경쟁력은 만들 수 없겠죠?

Core 는 직접 설계합니다. Core 를 사용하기 위해서 System 을 구성할 때, 재사용 IP 를 아주 많이 사용합니다.

우진님께서 SoC 분야 or Top merge 업무를 맡으시면, 재조립이 main 이구요.

Core 설계 엔지니어가 되신다면, RTL 설계를 main 으로 하실꺼에요.

Core 설계를 하시려면 Algorithm 지식이 뒷받침 되어야겠죠 :)

0

우진

예를 들면 어떤 알고리즘 지식이 있나요? [Core 설계를 위한]

resize IP 이런건가요?

0

설계독학맛비

통신, 영상, AI 등등 다양한 것들이 있겠죠..?

찾아보시고 고민해보세요 :)

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