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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 17장] HW 의 동작을 제어하는 FSM 을 이해해보자. (실습응용편)

fsm 실습응용편

259

chemistrykr

작성한 질문수 1

3

혹시 에러나는 부분이 always  첫문장에 nstate=idle때문에 is_done이 0이 될때를 명시하지 않으면 state가 idle로 가기 때문에 문제가 되는거로 이해했는데 혹시 맞나요?

임베디드 verilog-hdl fpga

답변 2

1

chemistrykr

더욱 정확하게 이해했습니다. 좋은 강의 해주셔서 감사합니다~

0

설계독학맛비

아주 정확하게 맞습니다!!!!!!!!!!!! 맛비의 버그입니다.

다른 솔루션으로는 (평소에 이렇게 설계 하는데;;; 이 예제에서는 본의아니게 버그를 심어놨..)

59 번째 라인을

n_state = S_IDLE;    대신에

n_state = c_state;   로 바꾸면

사실상, 65,66 번째 라인의

else 

     n_state = S_RUN; 

은 필요 없습니다.

좋은 질문 감사합니다.

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