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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 17장] HW 의 동작을 제어하는 FSM 을 이해해보자. (실습응용편)

질문있습니다.

해결된 질문

194

우진

작성한 질문수 7

1

안녕하세요, 리눅스 환경에 대해 질문 있습니다.

소스 작성 과정에서, 디버깅 작업은 [syntax error , port 연결 문제 등] 어떻게 하나요? 

윈도우 환경처럼 tool (modelsim, vivado 등등)을 직접 열고 확인해도 되나요?

커맨드라인으로 컴파일하고, 시뮬레이션 빌드하는 과정을 알고 싶습니다. 

fpga 임베디드 verilog-hdl

답변 1

0

설계독학맛비

==================================================

아!! 혹시 질문에대한 답이 해결이 되었으면 "해결" 눌러주세요. 

==================================================

우진님 안녕하세요. :)

결론은 terminal 혹은 컴파일 관련 log 파일로 확인합니다.
Tool 을 별도로 열어서 확인하실 필요는 없어요.

공유해 드린 코드에 Syntax Error 가 발생하도록 Code 를 수정하시고, build 해 보시겠어요? 그럼 해당 Error 메시지가 Terminal 에 보이실거에요.

강좌 준비를 위해 실습 Code 를 작성하면서, 저도 이런 루틴으로 진행했습니다.

빌드 과정이 궁금하시면, 제공해드린 build 파일을 editor 로 열어보세요. 
거기에 해답이 있습니다. Xilinx 문서와 같이 보시면 더 이해가 잘되실꺼에요.

그럼 즐공하세요 :)

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