inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[쉬어가기 3장] HLS (High Level Synthesis) 란 무엇인가? 이제라도!! 공부할 필요가 있어보입니다.. (새로운 설계방법론을 알아보자)

HLS와 system verilog

해결된 질문

471

우진

작성한 질문수 7

1

안녕하세요,

[1]. HLS tool을 이용해서 C로 설계한다면, OpenCV 같은 외부 라이브러리를 가져와서 설계 하나요? 

[2]. 검증엔지니어에 관심이 있다면, system verilog를 배우고 HLS를 배우나요?

임베디드 verilog-hdl fpga

답변 1

0

설계독학맛비

우진님, 안녕하세요 :)

[1] OpenCV 와 같은 외부 라이브러리를 가져올 수 있지만, 저는 기존에 없는 Core 를 직접 설계하기 때문에 사용하지 않아요. 만약에 설계하는게 OpenCV 에 있는거면 새로 설계하진 않을 것 같아요.

한번 재미? 삼아서 써본적은 있어요.  (https://blog.naver.com/chacagea/221441047256)

케바케지 않을까? 생각됩니다. 

[2] HLS 은 설계엔지니어를 위한 방법입니다. 저는 설계라서, 검증은 정확하게 모르겠습니다. 하지만 줏어들은 주변 지인분들 이야기를 종합하면, 검증엔지니어라면 System Verilog 이후에 UVM 을 추천드립니다.

latency 개념 구현

1

80

3

비바도 all os버전

1

64

2

초기화를 reset_n 이 '1'일 때가 아닌 '0' 일 때 실행시키는 이유 질문

1

65

2

다운로드용량

1

67

2

비바도리눅스설치

1

78

2

전체path복사넣기

1

58

2

Vivado 2025.2 리눅스 설치 후 실행 에러와 솔루션 (libxv_commontasks.so)

1

140

2

explorer.exe오류

1

95

3

mobaxterm설치오류

1

82

2

./build시, waveform 'divide color' 사용

1

50

2

Latch와 관련하여 (Time borrowing, Latch-based design)

1

120

2

clean 명령어가 안되는데, 따로 저장해줘야 하는지 궁금합니다.

0

56

1

안녕하세요 설치 관련 질문 드립니다.

1

59

3

16장 mealy 설계.

1

70

2

14장 Cycle 관련, Testbench 코드.

1

62

2

21강(16장) 초기값 설정이 적용되는 시점 질문

1

58

1

20강(15장) - 밀리 머신 관련하여 질문 드립니다.

1

61

2

build에러 질문

0

53

2

1장 ./build에서 에러가 나요

1

69

2

FPGA 강의 보드 문의 드립니다.

1

103

2

5장 DFF특성에 대한 질문

1

71

3

vivado linux 사용 이유.

1

131

2

메모리의 형태가 전체설계에 미치는 영향이 궁금합니다.

1

98

2

디스코드 멤버쉽 등업 관련 문제

1

88

2