selectIO Interface wizard(oserdes 7:1) 관련 문의 입니다.
360
작성한 질문수 1
안녕하세요
RGB 각 8bit 및 Vsync, Hsync, DE data 28bit를 OSERDES를 이용해서 LVDS 출력으로 보내려고 합니다.
그러려면 어떻게 접근 해야 하나요?
clk_in : 525Mhz
clk_div_in : 75Mhz
data_in : 28bit 입니다.
조언 부탁드립니다.
답변 1
0
안녕하세요~
LVDS는 8의 배수로 데이터를 처리합니다.
28bits 이면, 4bits를 dummy로 만들어서 32bits로 데이터를 구성합니다.
-> Vsync, Hsync, DE, Data 24bits = 27bits 아닌가요?
예를 들면 아래와 같이 구성하면 됩니다.
[31] : Vsync
[30] : Hsync
[29] : DE
[28:4] : Data
[4:0] : 0 (dummy)
Clock은 clk_in과 clk_div_in은 clk_in = 4 * clk_div_in 으로 맞추어야 합니다.
clk_in = 525Mhz를 맞추려면, clk_div_in = 525/4 = 131.25 Mhz 를 사용하고,
clk_div_in = 75Mhz를 맞추려면, clk_in = 4*75 = 300 Mhz를 사용합니다.
Data Rate (or fps)에 맞게 Clock을 구현하며 됩니다.
Data Lane은 4-Lane을 사용하면 좋을 것 같습니다.
감사합니다 ~!!
L2_P12_priority_data_controller 코드 리뷰 부탁드립니다.
1
42
2
카페 등업신청
0
48
1
fpga
1
67
2
FPGA 연결 확인 방법
0
58
1
Arty z7 -20 보드의 경우
1
68
2
RVALID/RREADY 핸드셰이크 발생 시 RDATA 전이가 발생해도 문제가 없는 이유?
1
95
4
강의노트는 어디서 받을 수 있나요?
0
75
2
lwip 실험중 오류 상황
0
69
2
이 강의 zboz7보드에서도 실행 가능한가요?
1
73
1
Chapter 16 FSM 관련 질문
1
96
2
강의 환경(linux) 관련 질문
1
110
2
L2_P08 SRAM 코드 리뷰 부탁드립니다.
1
86
2
Arty Z10 관련 문의
1
86
2
수강 순서 질문 있습니다
1
100
2
cache에서 data miss가 나고 메모리에서 read data할때 이해가 안가는 신호가 있어서 질문 드립니다.
0
88
1
13장 파이프라인 질문 드립니다.
1
126
2
UART의 역할이 PC와 PS를 연결해 주는 역할로 알고 있습니다.
1
103
2
L2_P4 data_average 코드 리뷰 및 waveform 질문 드립니다.
1
104
2
Ubuntu 20.04.5 설치관련 문의드립니다
1
139
2
LV2-2 Patter Detector code review 부탁드립니다.
1
75
1
Vivado 2018.3 버전이 많던데.. 뭐를 설치해야 할까요?
0
477
1
JTAG을 따로 구입해야 하나요?
0
183
1
예제코드를 찾고 있는데 어디에서 받을수 있는지 문의드립니다.
0
180
1
Serdes 구현을 Arty A7-5T 보드로 구현이 가능한지요?
0
330
1