selectIO Interface wizard(oserdes 7:1) 관련 문의 입니다.
296
작성한 질문수 1
안녕하세요
RGB 각 8bit 및 Vsync, Hsync, DE data 28bit를 OSERDES를 이용해서 LVDS 출력으로 보내려고 합니다.
그러려면 어떻게 접근 해야 하나요?
clk_in : 525Mhz
clk_div_in : 75Mhz
data_in : 28bit 입니다.
조언 부탁드립니다.
답변 1
0
안녕하세요~
LVDS는 8의 배수로 데이터를 처리합니다.
28bits 이면, 4bits를 dummy로 만들어서 32bits로 데이터를 구성합니다.
-> Vsync, Hsync, DE, Data 24bits = 27bits 아닌가요?
예를 들면 아래와 같이 구성하면 됩니다.
[31] : Vsync
[30] : Hsync
[29] : DE
[28:4] : Data
[4:0] : 0 (dummy)
Clock은 clk_in과 clk_div_in은 clk_in = 4 * clk_div_in 으로 맞추어야 합니다.
clk_in = 525Mhz를 맞추려면, clk_div_in = 525/4 = 131.25 Mhz 를 사용하고,
clk_div_in = 75Mhz를 맞추려면, clk_in = 4*75 = 300 Mhz를 사용합니다.
Data Rate (or fps)에 맞게 Clock을 구현하며 됩니다.
Data Lane은 4-Lane을 사용하면 좋을 것 같습니다.
감사합니다 ~!!
[HDL 32장-2부] 참고 링크 관련
1
35
2
강의 만료일 연장 신청
0
32
2
기초예제 파일 불러오기 문의
0
25
2
Zybo 환경에서 PL RTL UART 보드 검증 방법
0
30
2
혹시 별도의 자료가 있나요?
0
33
2
Zynq z7 FPGA single-ended 관련
0
40
1
Differential Amp의 4가지 종류
0
41
1
[HDL 22장] F/F CE 관련 질문
1
46
2
UART0, 1 중 선택
1
51
2
fpga 개발보드
0
29
2
vivado 2022.1 version memory IP 구조
0
38
1
datamoverbram모듈질문
1
63
2
latency 개념 구현
1
84
3
13강에 언급된 강의 내용 질문
1
61
2
비바도 all os버전
1
68
2
초기화를 reset_n 이 '1'일 때가 아닌 '0' 일 때 실행시키는 이유 질문
1
69
2
다운로드용량
1
68
2
mig7_write8 수정 부분 질문있습니다
0
48
2
강의자료 pdf파일
0
89
2
7강에서 실습하려면 FPGA 보드가 필요한지 궁금합니다.
0
62
1
Vivado 2018.3 버전이 많던데.. 뭐를 설치해야 할까요?
0
391
1
JTAG을 따로 구입해야 하나요?
0
152
1
예제코드를 찾고 있는데 어디에서 받을수 있는지 문의드립니다.
0
144
1
Serdes 구현을 Arty A7-5T 보드로 구현이 가능한지요?
0
286
1