BRAM 강의 질문있습니다!

Question

질문 1. 실습편에서 simple_bram_ctrl.v 에서 맨 마지막 코드에 // 1 cycle latency to sync mem output always @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_valid <= 0; end else begin r_valid <= o_read; // read data end end 라는 코드가 있는데 이 코드가 어째서 1 cycle 뒤로 미루는 코드인지 이해가 잘 안 가네요.. fsm에서도 비슷한 코드가 있었는데 'done상태에서 외부 신호를 기다리지 않고 한 사이클 뒤에 idle 상태로 넘어간다' 라고 말씀하신적이 있거든요 어째서 그런건지 이해가 잘 안가서.. 설명 부탁드려도 될까요! 그리고 그럼 일반화 해서 한 사이클 뒤로 미루기 위해선 저런 형태의 코드를 사용하면 될까요? 질문 2. BRAM 시뮬레이션 부분을 보면 q0부분이 실제로 한사이클 뒤로 밀려서 나오는데 이건 실제로 메모리를 사용해서 한 사이클 밀려서 나온 건가요? 아니면 맛비님께서 latency를 보여주시기 위해 한 사이클 뒤로 미루신 건가요? 제가 찾아보기엔 임의로 한 사이클 미룬 코드는 보이지 않는데.. 궁금합니다! 그리고 만약 메모리를 사용하였기에 한 사이클이 미뤄져 q0가 출력된 거라면 현업에서는 한사이클 미뤄질지 두 사이클 미뤄질지 어떻게 아나요..? 이것도 말씀하신대로 메모리 관련 문서를 보고 판단해야하는 건가요? 미뤄지는 사이클에 따라 valid 신호를 주어야할텐데 그에 맞춰서 valid 신호를 주는 방법이 있나요?

설계독학맛비 · Answer

안녕하세요 🙂 답변 1. F/F 에 넣는 코드입니다. F/F 을 거친다는 행위 자체가 cycle delay 를 의미해요. F/F 을 여러단 해서 직접 수정해보시고, simulation 을 보시면, cycle delay 가 이해가 되실꺼에요. 답변 2. BRAM 메모리 코드가 있고요. 그 코드를 보시면, 1 cycle delay 가 발생함을 아실 수 있습니다. (코드에 답이 있어요) chapter_20/true_dpbram.v 현업에서 어떻게 아냐면.. 스펙문서를 확인합니다. Sync 를 맞추는 방법은 F/F 을 몇단? 사용하느냐에 따라 조정 가능해요. 실습 코드를 참고하시면 될 것 같습니다. 즐공하세요 🙂