inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)

[HDL 10장] 설계능력 향상을 위한 Counter 제대로 이해해보기 (이론편) - (카운터만 제대로 이해해도 어중간한 설계 신입보다 훌륭합니다!)

MUX 설계 중 wire와 reg에 대해 질문드립니다.

428

박준서

작성한 질문수 4

1

안녕하세요. 베릴로그로 MUX를 설계하다가 모듈과 테스트벤치에서 wire와 reg에 대한 궁금증이 있어 질문드립니다.

 

구글링을 하면서 코드를 구현했습니다. 그런데 제가 이해한 것이 맞다면 모듈에서는 input을 wire로 선언하고 output을 reg로 선언했는데, 테스트벤치에서는 반대로 input을 reg로 구현하고 output을 wire로 선언해야 하는 것 같습니다.

 

만일 이것이 맞다면 모듈과 테스트벤치에서 wire와 reg의 선언에 대해 입출력 포트가 반대로 되는지 질문드리고 싶습니다.

 

아래에 코드 사진 첨부하였습니다.

 

4x1 MUX 모듈

 

테스트벤치

verilog-hdl fpga 임베디드

답변 1

0

설계독학맛비

안녕하세요 :)

이전에 받았던 질문이고요.

https://aifpga.tistory.com/entry/testbench-%EC%9D%98-input-output-reg-wire

위 링크 참고 부탁드려요.

즐공하세요 :)

Chapter 16 FSM 관련 질문

1

47

2

강의 환경(linux) 관련 질문

1

51

2

Arty Z10 관련 문의

1

51

2

13장 파이프라인 질문 드립니다.

1

95

2

Ubuntu 20.04.5 설치관련 문의드립니다

1

103

2

git hub 404 error 도움 부탁드립니다.

1

69

2

latency 개념 구현

1

149

3

비바도 all os버전

1

122

2

초기화를 reset_n 이 '1'일 때가 아닌 '0' 일 때 실행시키는 이유 질문

1

133

2

다운로드용량

1

108

2

비바도리눅스설치

1

120

2

전체path복사넣기

1

92

2

Vivado 2025.2 리눅스 설치 후 실행 에러와 솔루션 (libxv_commontasks.so)

1

267

2

explorer.exe오류

1

167

3

mobaxterm설치오류

1

139

2

./build시, waveform 'divide color' 사용

1

87

2

Latch와 관련하여 (Time borrowing, Latch-based design)

1

212

2

clean 명령어가 안되는데, 따로 저장해줘야 하는지 궁금합니다.

0

95

1

안녕하세요 설치 관련 질문 드립니다.

1

104

3

16장 mealy 설계.

1

112

2

14장 Cycle 관련, Testbench 코드.

1

112

2

21강(16장) 초기값 설정이 적용되는 시점 질문

1

91

1

20강(15장) - 밀리 머신 관련하여 질문 드립니다.

1

95

2

build에러 질문

0

91

2