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[2주 합성 실습 챌린지 9기] 실무환경(Synopsys Design Compiler) RTL 합성

모집 일정: 2026-09-07 ~ 2026-09-21 강의 일정: 2026-09-22 ~ 2026-10-05 내용: HDL로 기술된 RTL 수준의 디지털 회로 설계 코드를 논리 게이트로 변환하는 과정을 실습
Basic Design Synthesis Training (디지털 회로설계 구현)

반도체 칩은 어떤 단계를 거쳐 설계되고 제조될까요? PI(Physical Implementation) /PD(Physical Design) 직무에서 필요한 논리회로의 기본개념들과 Chip Design Flow에 대해서 한 step씩 살펴보고 현업에서 디지털 칩 회로설계에 사용하는 tool을 기반으로 합성 과정의 주요 개념에 대해서 살펴봅니다.

5.0 (리뷰 6)
FPGA로 만드는 실전 하드웨어 — 디지털 시계부터 실시간 카메라 영상까지

Verilog 문법은 배웠는데 "그래서 뭘 만들지?"에서 막히는 분을 위한 강의입니다. FPGA 보드 한 장으로 디지털 시계, 초음파 거리 센서, OLED 디스플레이, 실시간 카메라 영상까지 네 가지 하드웨어를 직접 설계합니다. 출력에서 입력·제어, 디스플레이, 영상으로 난이도가 올라가며, 눈에 보이는 결과물을 만들며 디지털 설계를 몸으로 익힙니다. 반도체 산업 30년 경력의 현직 교수가 실제 FPGA에서 검증한 내용만 가르칩니다.

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