Basic Design Synthesis Training (디지털 회로설계 구현)
반도체 칩은 어떤 단계를 거쳐 설계되고 제조될까요? PI(Physical Implementation) /PD(Physical Design) 직무에서 필요한 논리회로의 기본개념들과 Chip Design Flow에 대해서 한 step씩 살펴보고 현업에서 디지털 칩 회로설계에 사용하는 tool을 기반으로 합성 과정의 주요 개념에 대해서 살펴봅니다.
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![[2주 합성 실습 챌린지 7기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기](https://cdn.inflearn.com/public/files/courses/342182/cover/01krwg42ftx45bg6ekzz8vfgma?w=420)
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Basic Design Synthesis Training (디지털 회로설계 구현)
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- 330,000원
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- 5.0
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- 6 )
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MetaEncore
[2주 합성 실습 챌린지 6기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
- 가격
- 110,000원
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- 일정: 5월 19일 - 6월 1일
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[2주 합성 실습 챌린지 3기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
- 가격
- 110,000원
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- 일정: 3월 10일 - 3월 23일
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[2주 합성 실습 챌린지 2기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
- 가격
- 110,000원
- 일정
- 일정: 1월 20일 - 2월 2일
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[2주 합성 실습 챌린지 4기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
- 가격
- 110,000원
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- 일정: 4월 7일 - 4월 20일
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마감까지 D-10
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MetaEncore
[2주 합성 실습 챌린지 7기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
- 가격
- 110,000원
- 일정
- 일정: 6월 16일 - 6월 29일
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종료
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[2주 합성 실습 챌린지 5기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
- 가격
- 110,000원
- 일정
- 일정: 5월 5일 - 5월 18일
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종료
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[2주 합성 실습 챌린지 1기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
- 가격
- 110,000원
- 일정
- 일정: 1월 6일 - 1월 19일
![[2주 합성 실습 챌린지 6기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기](https://cdn.inflearn.com/public/files/courses/341985/cover/01kq944dee2dgpgep0xt8y08dj?w=420)
![[2주 합성 실습 챌린지 3기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기](https://cdn.inflearn.com/public/files/courses/340738/cover/01kggp0c0hj0xbcts11x4x7g7v?w=420)
![[2주 합성 실습 챌린지 2기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기](https://cdn.inflearn.com/public/files/courses/340125/cover/01kd2fq5b8cxnazn8rt1rgj2k5?w=420)
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