![[2주 합성 실습 챌린지 1기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기](https://cdn.inflearn.com/public/files/courses/339654/cover/01kd4msfagd2e2k3jff2ywc124?w=420)
[2주 합성 실습 챌린지 1기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
모집 일정: 2025-12-23(화) ~ 2026-01-05(월) 선착순 5명 마감 강의 일정: 2026-01-06(화) ~ 2026-01-19(월) 내용: HDL로 기술된 RTL 수준의 디지털 회로 설계 코드를 논리 게이트로 변환하는 과정을 실습
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[2주 합성 실습 챌린지 2기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기
모집 일정: 2026-01-06(화) ~ 2026-01-19(월) 선착순 5명 마감 강의 일정: 2026-01-20(화) ~ 2026-02-02(월) 내용: HDL로 기술된 RTL 수준의 디지털 회로 설계 코드를 논리 게이트로 변환하는 과정을 실습
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Basic Design Synthesis Training (디지털 회로설계 구현)
반도체 칩은 어떤 단계를 거쳐 설계되고 제조될까요? PI(Physical Implementation) /PD(Physical Design) 직무에서 필요한 논리회로의 기본개념들과 Chip Design Flow에 대해서 한 step씩 살펴보고 현업에서 디지털 칩 회로설계에 사용하는 tool을 기반으로 합성 과정의 주요 개념에 대해서 살펴봅니다.
5.0 (리뷰 6)
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