Đây là khóa học giúp tôi có thể kiểm tra lại cả những phần mình chưa biết, trong khi đã nắm vững các cú pháp cơ bản của SystemVerilog.

Có vẻ như tôi có thể xây dựng nền tảng UVM một cách vững chắc.

Tôi đã nghe thử vì thắc mắc không biết có phần nào trùng lặp với bài giảng SystemVerilog lần trước không, nhưng nội dung đã đi sâu hơn và có thêm cả giải thích bổ sung nên rất tốt. Tôi thấy bài giảng này rất phù hợp để xây dựng nền tảng cơ bản về UVM.

Qua khóa học này, tôi đã có thể hiểu một cách có hệ thống từ mạch logic số đến quá trình tổng hợp, điều này đã giúp ích rất nhiều cho tôi. Mỗi phần được cấu trúc theo từng bước nên ngay cả người mới bắt đầu cũng dễ dàng theo dõi được luồng học tập, và các khái niệm thường gặp trong thực tế được giải thích rõ ràng nên tôi đã hiểu rất tốt. Đặc biệt phần giải thích về phân tích Timing và quá trình tổng hợp rất hữu ích đến mức có thể áp dụng ngay vào công việc thực tế. Sự cân bằng giữa ví dụ và giải thích rất tốt nên tôi có thể học các nội dung phức tạp mà không cảm thấy áp lực. Tôi đã nghe rất tốt.

Tôi thực sự ngạc nhiên khi có một khóa học trong lĩnh vực thiết kế bán dẫn lại giải thích chi tiết và rõ ràng như thế này.. Cảm ơn bạn rất nhiều vì video tuyệt vời này. Quy trình thực tế được tiến hành tại các design house.. Đặc biệt là video giải thích bằng tiếng Hàn một cách Kind như thế này.. thật quý giá và đáng mừng. Bạn giải thích một cách bình tĩnh và dễ hiểu, tôi sẽ giới thiệu cho những người khác nữa Tôi nghĩ đây sẽ là khóa học hoàn hảo cho những ai mới bắt đầu tìm hiểu về thiết kế bán dẫn. Một lần nữa cảm ơn bạn vì khóa học chất lượng tốt! Tôi sẽ chờ đợi xem có khóa học nào khác được đăng tải không~

Lĩnh vực thiết kế bán dẫn luôn khiến tôi cảm thấy khó khăn và xa vời, nhưng sau khi nghe khóa học này, suy nghĩ của tôi đã hoàn toàn thay đổi. Ban đầu các thuật ngữ cũng lạ lẫm và tôi không nắm được mạch chính, nhưng khi thầy giảng giải từng phần một cách dễ hiểu thì tôi tự nhiên hiểu được.. Nhờ đó mà tôi bắt đầu có hứng thú với lĩnh vực này và muốn học thêm nữa. Thật sự cảm ơn thầy đã truyền đạt những nội dung mà tôi chỉ nghĩ là khó một cách thú vị như vậy!!

Tôi là một SoC Physical Design Engineer. Tôi đang làm việc trong ngành ASIC và đã đăng ký khóa học này để hiểu rõ hơn về công việc của Front End trong quá trình hợp tác với Front End Engineer để thực hiện Tapeout. Hơn nữa, tôi cảm thấy rất tốt khi có thể thu thập được kiến thức về RTL Design. Khi nghe trong thời gian rảnh rỗi, tôi cảm thấy như được chữa lành. Anh đã giải thích một cách bình tĩnh và rõ ràng, giúp tôi ghi nhớ lại những điểm mà tôi đã bỏ lỡ. Tôi cũng có những thắc mắc về Tape-Out Flow và có những điều mới mẻ mà tôi đã biết được, điều này thật tuyệt. Tôi nghĩ điều này sẽ là một tài liệu tham khảo tốt cho việc thực hiện công việc trong tương lai. Cảm ơn anh.

Tôi nghĩ đây là một bài giảng với nội dung không dễ nghe được ở đâu. Có những nội dung chi tiết như test coverage hay cách thiết lập môi trường thực tế, nếu không có tool thì phải làm thế nào, v.v... nên rất tốt. Đúng lúc tôi đang băn khoăn có nên chuyển career từ thiết kế Verilog sang verification Systemverilog hay không thì bài giảng này được đăng lên, thật là một bài giảng hay.

Đây là một bài gi강 hữu ích để có thể hiểu về System Verilog.

Thật tuyệt vời khi có thể học SystemVerilog một cách chi tiết như vậy. Tôi đã tìm kiếm những khóa học dễ hiểu và chi tiết nhưng không tìm được, rồi may mắn gặp được khóa học này. Có thể nắm bắt nội dung tổng quan qua mục lục, và việc giải thích chủ đề ngay từ đầu về những gì sẽ được trình bày đã giúp tôi hiểu bài học tốt hơn. Ngoài ra, việc giới thiệu môi trường có thể chạy code đã giúp tôi có thể chạy testbench đã viết. Nhờ đó mà có thể biết được kết quả nên cảm thấy thực tế hơn. Hơn nữa, có cả phần giải thích chi tiết về Design đối với DUT nên tôi đã hiểu được công việc verification là xác minh những gì. Mới nghe được một ít khóa học thôi nhưng cho đến hiện tại thì thực sự rất hài lòng.