강의

N
챌린지

멘토링

N
클립

로드맵

Hardware

/

Semiconductor

Chương trình Verilog FPGA 3 (Bộ điều khiển DDR, HIL-A35T)

Thông qua khóa học, bạn có thể thực hiện DDR Controller bằng FPGA.

(4.0) 3 đánh giá

39 học viên

Độ khó Trung cấp trở lên

Thời gian Không giới hạn

Verilog HDL
Verilog HDL
FPGA
FPGA
Verilog HDL
Verilog HDL
FPGA
FPGA

Bạn sẽ nhận được điều này sau khi học.

  • Bộ điều khiển DDR

  • Bộ đệm khung hình

  • Verilog HDL

Bộ điều khiển bộ nhớ DDR được triển khai bằng FPGA 🛠️

FPGA có nhiều tính năng có sẵn ở dạng IP.
Trong số đó, chúng tôi sẽ giải thích Bộ điều khiển DDR, bộ điều khiển chủ yếu được sử dụng để xử lý dữ liệu video.

Thiết kế FPGA được giảng dạy bởi người có hơn 20 năm kinh nghiệm 📑

Verilog HDL là ngôn ngữ chương trình FPGA. Bạn có thể tạo ASIC cũng như FPGA. Có rất nhiều nhà phát triển quan tâm đến Verilog hoặc muốn nâng cao kỹ năng của họ trong lĩnh vực này.

Tuy nhiên, Verilog và FPGA là những lĩnh vực rất chuyên sâu nên rất khó tìm được bài giảng chi tiết. Các nhà sản xuất FPGA cung cấp tài liệu, nhưng có quá nhiều tài liệu bằng tiếng Anh nên thật khó để biết nên xem tài liệu nào.

Tôi đã làm nhà phát triển hơn 20 năm và hiện đang điều hành doanh nghiệp một người. Tôi tạo ra bài giảng này vì muốn truyền đạt kiến ​​thức mà tôi đã tích lũy được cho đến nay cho những người đang làm nhà phát triển hoặc những người đang chuẩn bị trở thành nhà phát triển.

Bài giảng có tổng cộng 4 bài giảng.

Đây là bài giảng thứ ba về Bộ điều khiển DDR để xử lý dữ liệu video. Cần có Bộ đệm khung để xử lý dữ liệu video. DDR nhanh và rẻ nên thường được sử dụng làm bộ đệm khung.

Bài giảng này triển khai Bộ điều khiển DDR sử dụng MIG (Bộ tạo giao diện bộ nhớ) do Xilinx cung cấp. Nó cũng triển khai Bộ đệm khung để xử lý dữ liệu video. Nếu bạn hiểu nội dung bài giảng này, bạn có thể triển khai bất kỳ ứng dụng nào sử dụng DDR.

Nếu bạn không hiểu phần nào trong bài giảng, vui lòng gửi câu hỏi thông qua cộng đồng Inflearn hoặc quán cà phê tôi điều hành và tôi sẽ giải đáp thắc mắc của bạn.

💾 Vui lòng kiểm tra trước khi tham gia khóa học!

  • Bài giảng này là bài giảng văn bản ở dạng tài liệu điện tử . Tất cả các tệp nguồn được mô tả trong khóa học đều được cung cấp cho những người tham gia khóa học. Bài giảng sẽ được sản xuất dưới dạng video trong tương lai.

  • Công cụ được sử dụng trong bài giảng này là vivado 2018.3.

  • Bảng sử dụng trong bài giảng này là HIL-A35T do công ty chúng tôi phát triển cho bài giảng này. Bạn có thể mua tại cửa hàng thông minh do công ty điều hành (Link cửa hàng thông minh: https://smartstore.naver.com/ihil)

  • Tài liệu bài giảng có thể được tải xuống từ ‘Phần 0 – Liên kết chia sẻ tài liệu – Tệp đính kèm’.

Tính năng bài giảng ✨

Chứa mọi thứ về Bộ điều khiển DDR

Có rất ít tài liệu đề cập đến Bộ điều khiển bộ nhớ DDR. Bài giảng này giải thích chi tiết tất cả các quy trình. Nó giải thích toàn bộ quá trình, từ việc tạo và mô phỏng IP bộ nhớ đến triển khai Bộ điều khiển bộ nhớ DDR có thể được sử dụng cho các mục đích chung và triển khai Bộ đệm khung để xử lý dữ liệu video. Ngoài ra, mỗi mã nguồn đều được thiết kế để có thể xác minh và hiểu được hoạt động của nó thông qua mô phỏng.

Nâng cấp kỹ năng Verilog của bạn

Với những ai muốn học Verilog thì DDR Memory Controller là một kỹ năng rất tốt. Có nhiều người, ngay cả những người có nhiều kinh nghiệm phát triển, lại không có kinh nghiệm với Bộ điều khiển bộ nhớ DDR. Chúng tôi mang đến cho bạn cơ hội nâng cấp Verilog lên cấp độ tiếp theo.

Chúng tôi cung cấp mã nguồn có thể áp dụng trong thực tế.

Tất cả các nguồn được mô tả trong bài giảng sẽ được cung cấp cho những người mua bài giảng này. Nguồn được cung cấp bao gồm các tài liệu đã được mã hóa và xác minh từng cái một ngay từ đầu khi sản xuất bài giảng. Nó cũng bao gồm các mã có thể được sử dụng ngay tại hiện trường. Hi vọng các bạn sẽ trở thành bậc thầy về DDR Controller qua bài giảng này.

📢Bài giảng bao gồm tổng cộng 4 bài giảng. Bài giảng này là phần 3.

Bài 1: Chương trình Verilog FPGA 1

  • Thực hiện chức năng cơ bản

Bài 2: Chương trình Verilog FPGA 2

  • Microblaze

Bài 3: Chương trình Verilog FPGA 3

  • Bộ điều khiển DDR

Bài 4: Chương trình Verilog FPGA 4

  • Chuyển đổi MCU

Cơ bản: Cơ bản về sử dụng FPGA bằng Verilog

📢 Các bài giảng khác nhau tùy theo bảng thực hành. Hãy cẩn thận khi mua một khóa học.

  1. Bo mạch Arty A7-35T


    • Chương trình Verilog FPGA 1 (Arty A7-35T)

    • Chương trình Verilog FPGA 2 (MicroBlaze1, Arty A7-35T)

    • Chương trình Verilog FPGA 2 (MicroBlaze2, Arty A7-35T)

    • Chương trình Verilog FPGA 3 (Bộ điều khiển DDR, Arty A7-35T)

    • Chương trình Verilog FPGA 4 (MCU Porting, Arty A7-35T)

  2. Bo mạch Zynq mini 7020

    • Chương trình FPGA Verilog 1 (Zynq mini 7020)

    • Chương trình Verilog ZYNQ1 (Zynq mini 7020)

  3. Bảng HIL-A35T (được phát triển nội bộ cho bài giảng)

    • Chương trình FPGA Verilog 1 (HIL-A35T)

    • Chương trình FPGA Verilog 2 (MicroBlaze, HIL-A35T)


    • Chương trình Verilog FPGA 3 (Bộ điều khiển DDR, HIL-A35T)

    • Chương trình Verilog FPGA 4 (Cổng MCU, HIL-A35T)

Giáo trình chi tiết 📚

Mục 1. Cấu hình CTNH

Phần 2. Tạo IP bộ điều khiển DDR

  • Tạo IP bộ điều khiển DDR bằng MIG. Bộ điều khiển DDR có nhiều tùy chọn trong quá trình tạo. Bạn phải biết và thiết lập tốt các tùy chọn này để tạo IP hoạt động bình thường.

  • Bài giảng này giải thích chi tiết các quá trình này.

Phần 3. Mô phỏng

  • Điều rất quan trọng là phải hiểu hành vi của IP được tạo.

  • Hiểu hoạt động của IP thông qua mô phỏng.

Phần 4. Triển khai logic giao diện người dùng

  • Dựa trên sự hiểu biết về hành vi thông qua mô phỏng, chúng tôi triển khai logic giao diện người dùng có thể được sử dụng cho các mục đích chung.

  • Triển khai ghi, đọc, xác minh toàn vùng DDR và ​​kiểm tra kết quả trên bảng.


Phần 5. Cải thiện tốc độ truy cập bộ nhớ DDR

  • Đã thêm vào phiên bản 2.4, chúng tôi triển khai phương pháp cải thiện tốc độ Truy cập bộ nhớ DDR.

Phần 6. Triển khai bộ đệm khung

  • Triển khai Bộ đệm khung để xử lý dữ liệu video bằng Logic giao diện người dùng.

Phần 7. Triển khai giao diện 32Bits

  • Như đã được bổ sung trong phiên bản 2.5, giao diện 32 bit được triển khai bằng hai bộ nhớ DDR 16 bit.

Phần 8. Triển khai bộ điều khiển Spartan6 DDR

  • Chúng tôi triển khai Bộ điều khiển Spartan6 DDR bằng phiên bản ISE 14.7.


Phần 9. Triển khai bộ điều khiển DDR4

  • Triển khai Bộ điều khiển DDR4 như được thêm vào trong v2.7.

Khuyến nghị cho
những người này

Khóa học này dành cho ai?

  • FPGA xử lý dữ liệu hình ảnh

  • Triển khai Frame Buffer

  • Những ai muốn học Verilog

  • Bạn muốn học FPGA

Cần biết trước khi bắt đầu?

  • Verilog

  • vivado

  • FPGA

Xin chào
Đây là alex

Xác minh sự nghiệp

1,647

Học viên

90

Đánh giá

135

Trả lời

4.9

Xếp hạng

13

Các khóa học

Tôi đã làm việc với tư cách là nhà phát triển tại các doanh nghiệp lớn và vừa trong suốt hơn 20 năm qua, và

Hiện tại tôi đang là đại diện của một doanh nghiệp nhỏ.

Các kinh nghiệm làm việc chính là

  • Thiết kế FPGA sử dụng Verilog HDL

    • Phát triển ISP ASIC cho CCTV (khoảng 10 năm)

    • Phát triển thiết bị kiểm tra màn hình OLED (khoảng 3 năm)

    • Phát triển thiết bị sử dụng FPGA

  • Firmware cho MCU

    • STM32

    • PIC32

    • AVR, ATMEGA

    • DSP (TI)

  • Chương trình ứng dụng Windows

    • Visual Studio MFC, C++

là.

Chương trình giảng dạy

Tất cả

277 bài giảng

Tài liệu khóa học:

Tài liệu bài giảng
Ngày đăng: 
Cập nhật lần cuối: 

Đánh giá

Tất cả

3 đánh giá

4.0

3 đánh giá

  • tonyahn9930님의 프로필 이미지
    tonyahn9930

    Đánh giá 4

    ∙

    Đánh giá trung bình 5.0

    5

    5% đã tham gia

    Tôi vừa đăng ký. Tôi đang mong chờ nó. Tôi có thể lấy mã xuất hiện trong sách giáo khoa ở đâu?

    • ihil
      Giảng viên

      Xin chào. Bài giảng - Phần 0 - Link chia sẻ tài liệu - Nếu bạn tải tài liệu của lớp về, Bạn có thể tìm thấy liên kết để tải tài liệu. Tôi hy vọng bạn thấy bài giảng này hữu ích. Cảm ơn bạn~!!

  • anthony734870님의 프로필 이미지
    anthony734870

    Đánh giá 1

    ∙

    Đánh giá trung bình 5.0

    5

    64% đã tham gia

    Lời giải thích rất chi tiết, vì vậy bạn nên thử.

    • ihil
      Giảng viên

      Cảm ơn bạn đã đánh giá của bạn ~!!

  • achieve123455556님의 프로필 이미지
    achieve123455556

    Đánh giá 5

    ∙

    Đánh giá trung bình 4.0

    2

    60% đã tham gia

    Trình độ của tôi vẫn còn thấp phải không? Thay vì có cảm giác như nội dung được kết nối với nhau thì lại có quá nhiều phần bị thiếu.

    • ihil
      Giảng viên

      Nội dung có thể hơi khó. ㅠ Điều này được thực hiện với mã được xác minh trên bảng. Vui lòng lặp lại nghiên cứu nhiều lần và hiểu hoạt động thông qua mã chương trình và mô phỏng. Mặc dù ban đầu có thể chưa quen và khó khăn nhưng nếu lặp lại, bạn sẽ dần dần hiểu và rút ra bài học. Học fpga và verilog thực sự không phải là một con đường dễ dàng. Ngày nay, tôi không thấy nhiều người xung quanh mình sử dụng FPGA hoặc Verilog. Tôi nghĩ điều đó thật khó khăn. Khi bạn muốn học fpga và verilog, Có tài nguyên, mã và bảng để tham khảo có thể rất hữu ích. Nhìn lại đoạn code mình lập trình ngày xưa thấy có rất nhiều lỗi, mình nghĩ mình lập trình quá ngu ngốc. Tôi nhận được đoạn mã mà người phụ trách trước đó đã làm và xem xét, có rất nhiều đoạn mã buồn cười. Hàng nghìn cảnh báo xảy ra và có nhiều trường hợp mã lạ về mặt ngữ pháp đã được sử dụng trong nhiều năm để hoạt động trên diễn đàn. Tôi đã làm FW được một thời gian dài và tôi cũng đã làm việc với thiết kế mạch và lập trình Windows ở một mức độ nào đó. Tôi có kinh nghiệm với nhiều mã, không chỉ fpga và verilog. Nội dung bài giảng này là code rút ra từ kinh nghiệm của tôi trong một thời gian dài. Hiện tại, tôi đang phát triển FPGA và Verilog trong lĩnh vực của mình. Nếu bạn muốn học fpga và verilog, hãy học chúng nhiều lần ngay cả khi khó khăn. Ngoài ra, hãy hiểu các mã trong phòng dữ liệu, biến chúng thành của riêng bạn và sử dụng chúng tốt trong lĩnh vực của bạn. Cảm ơn bạn đã đánh giá trung thực của bạn ~!!

Khóa học khác của alex

Hãy khám phá các khóa học khác của giảng viên!

Thực hiện STM32 FreeRTOSHình thu nhỏ khóa học

Thực hiện STM32 FreeRTOS

alex

Chúng tôi sẽ hướng dẫn chi tiết cách triển khai FreeRTOS trên STM32 MCU.

Cơ bản

Cơ bản

FreeRTOS

Thực hiện STM32 FreeRTOSHình thu nhỏ khóa học

Thực hiện STM32 FreeRTOS

alex

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)Hình thu nhỏ khóa học

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)

alex

Bài giảng này sẽ triển khai DDR Memory Arbiter.

Cơ bản

Cơ bản

Verilog HDL, FPGA

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)Hình thu nhỏ khóa học

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)

alex

Chương trình FPGA Verilog 6 (Bộ điều phối ddr)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 6 (Bộ điều phối ddr)

alex

Bài giảng này thực hiện triển khai DDR Memory Arbiter.

Cơ bản

Cơ bản

Verilog HDL, FPGA

Chương trình FPGA Verilog 6 (Bộ điều phối ddr)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 6 (Bộ điều phối ddr)

alex

Chương trình FPGA Verilog 5 (Serdes)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 5 (Serdes)

alex

Triển khai LVDS (Serdes) trên FPGA.

Trung cấp trở lên

Trung cấp trở lên

FPGA, verilog

Chương trình FPGA Verilog 5 (Serdes)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 5 (Serdes)

alex

Chương trình Verilog ZYNQ 1 (Zynq mini 7020)Hình thu nhỏ khóa học

Chương trình Verilog ZYNQ 1 (Zynq mini 7020)

alex

Bài giảng này sử dụng bảng Xilinx ZYNQ. Nếu hiểu rõ nội dung bài giảng này bạn sẽ hiểu Embedded_SW + User_Logic và học được những kỹ năng có thể áp dụng vào thực tế.

Trung cấp trở lên

Trung cấp trở lên

Verilog HDL, zynq, FPGA

Chương trình Verilog ZYNQ 1 (Zynq mini 7020)Hình thu nhỏ khóa học

Chương trình Verilog ZYNQ 1 (Zynq mini 7020)

alex

Chương trình FPGA Verilog 1 (Zynq mini 7020)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 1 (Zynq mini 7020)

alex

Thông qua bài giảng này, học viên sẽ học cách triển khai Verilog bằng bảng Zynq.

Cơ bản

Cơ bản

Verilog HDL, FPGA, zynq

Chương trình FPGA Verilog 1 (Zynq mini 7020)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 1 (Zynq mini 7020)

alex

Cơ bản sử dụng FPGA bằng VerilogHình thu nhỏ khóa học

Cơ bản sử dụng FPGA bằng Verilog

alex

Thông qua bài giảng này, học viên sẽ tiếp thu được những kiến ​​thức cơ bản và cốt lõi cần thiết cho việc học Verilog.

Cơ bản

Cơ bản

verilog, FPGA

Cơ bản sử dụng FPGA bằng VerilogHình thu nhỏ khóa học

Cơ bản sử dụng FPGA bằng Verilog

alex

Chương trình FPGA Verilog 3 (Bộ điều khiển DDR)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 3 (Bộ điều khiển DDR)

alex

Thông qua bài giảng, bạn có thể triển khai bộ điều khiển DDR (DDR Controller) bằng FPGA.

Trung cấp trở lên

Trung cấp trở lên

FPGA, verilog

Chương trình FPGA Verilog 3 (Bộ điều khiển DDR)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 3 (Bộ điều khiển DDR)

alex

Triển khai STM32 STM32Hình thu nhỏ khóa học

Triển khai STM32 STM32

alex

Bài giảng này giải thích việc triển khai xung điện bằng cách sử dụng MCU STM32.

Cơ bản

Cơ bản

stm32, MCU, pwm

Triển khai STM32 STM32Hình thu nhỏ khóa học

Triển khai STM32 STM32

alex

STM32 CÓ THỂ giao tiếpHình thu nhỏ khóa học

STM32 CÓ THỂ giao tiếp

alex

Đây là bài giảng dựa trên văn bản giải thích cách triển khai giao tiếp CAN bằng MCU STM32. Trở thành bậc thầy về triển khai truyền thông CAN.

Cơ bản

Cơ bản

CAN, MCU

STM32 CÓ THỂ giao tiếpHình thu nhỏ khóa học

STM32 CÓ THỂ giao tiếp

alex

Thực hiện FFT trên STM32Hình thu nhỏ khóa học

Thực hiện FFT trên STM32

alex

Sử dụng Thư viện DSP để thực hiện FFT trên STM32.

Trung cấp trở lên

Trung cấp trở lên

FFT

Thực hiện FFT trên STM32Hình thu nhỏ khóa học

Thực hiện FFT trên STM32

alex

Chương trình FPGA Verilog 2 (MicroBlaze1)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 2 (MicroBlaze1)

alex

Đây là nội dung về việc triển khai MicroBlaze trên Xilinx FPGA.

Cơ bản

Cơ bản

Verilog HDL, FPGA, MicroBlaze

Chương trình FPGA Verilog 2 (MicroBlaze1)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 2 (MicroBlaze1)

alex

Chương trình Verilog FPGA 1Hình thu nhỏ khóa học

Chương trình Verilog FPGA 1

alex

Hiện thực hóa FPGA sử dụng Verilog

Cơ bản

Cơ bản

Verilog HDL, FPGA

Chương trình Verilog FPGA 1Hình thu nhỏ khóa học

Chương trình Verilog FPGA 1

alex

Khóa học tương tự

Khám phá các khóa học khác trong cùng lĩnh vực!

Chương trình FPGA Verilog 3 (Bộ điều khiển DDR)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 3 (Bộ điều khiển DDR)

alex

Thông qua bài giảng, bạn có thể triển khai bộ điều khiển DDR (DDR Controller) bằng FPGA.

Trung cấp trở lên

Trung cấp trở lên

FPGA, verilog

Chương trình FPGA Verilog 3 (Bộ điều khiển DDR)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 3 (Bộ điều khiển DDR)

alex

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)Hình thu nhỏ khóa học

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)

alex

Bài giảng này sẽ triển khai DDR Memory Arbiter.

Cơ bản

Cơ bản

Verilog HDL, FPGA

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)Hình thu nhỏ khóa học

Verilog FPGA Program 6 - DDR Arbiter (HIL-A35T)

alex

Chương trình Verilog ZYNQ 1 (Zynq mini 7020)Hình thu nhỏ khóa học

Chương trình Verilog ZYNQ 1 (Zynq mini 7020)

alex

Bài giảng này sử dụng bảng Xilinx ZYNQ. Nếu hiểu rõ nội dung bài giảng này bạn sẽ hiểu Embedded_SW + User_Logic và học được những kỹ năng có thể áp dụng vào thực tế.

Trung cấp trở lên

Trung cấp trở lên

Verilog HDL, zynq, FPGA

Chương trình Verilog ZYNQ 1 (Zynq mini 7020)Hình thu nhỏ khóa học

Chương trình Verilog ZYNQ 1 (Zynq mini 7020)

alex

Cơ bản sử dụng FPGA bằng VerilogHình thu nhỏ khóa học

Cơ bản sử dụng FPGA bằng Verilog

alex

Thông qua bài giảng này, học viên sẽ tiếp thu được những kiến ​​thức cơ bản và cốt lõi cần thiết cho việc học Verilog.

Cơ bản

Cơ bản

verilog, FPGA

Cơ bản sử dụng FPGA bằng VerilogHình thu nhỏ khóa học

Cơ bản sử dụng FPGA bằng Verilog

alex

Chương trình FPGA Verilog 6 (Bộ điều phối ddr)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 6 (Bộ điều phối ddr)

alex

Bài giảng này thực hiện triển khai DDR Memory Arbiter.

Cơ bản

Cơ bản

Verilog HDL, FPGA

Chương trình FPGA Verilog 6 (Bộ điều phối ddr)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 6 (Bộ điều phối ddr)

alex

Chương trình FPGA Verilog 1 (Zynq mini 7020)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 1 (Zynq mini 7020)

alex

Thông qua bài giảng này, học viên sẽ học cách triển khai Verilog bằng bảng Zynq.

Cơ bản

Cơ bản

Verilog HDL, FPGA, zynq

Chương trình FPGA Verilog 1 (Zynq mini 7020)Hình thu nhỏ khóa học

Chương trình FPGA Verilog 1 (Zynq mini 7020)

alex

Làm chủ Verilog của 설계독학 Season 2 (Trùm cuối Test Code thực tế: Hoàn thiện tấm vé nhảy việc với các bài toán khó)Hình thu nhỏ khóa học

Làm chủ Verilog của 설계독학 Season 2 (Trùm cuối Test Code thực tế: Hoàn thiện tấm vé nhảy việc với các bài toán khó)

semisgdh

Nếu như Phần 1 là để kiểm tra năng lực và củng cố kiến thức cơ bản, thì Phần 2 là khóa huấn luyện thực chiến cô đọng chỉ dành riêng cho việc 'trúng tuyển và chuyển việc'. Vượt qua những kiến thức ngữ pháp đơn thuần hay cấp độ cổng logic (gate level), bạn sẽ được trực tiếp thiết kế các mô-đun có độ khó cao nhất thường xuất hiện trong các bài kiểm tra lập trình và môi trường làm việc thực tế tại các tập đoàn lớn/công ty nước ngoài (như CDC, FIFO đồng bộ/bất đồng bộ, AMBA APB, SPI, I2C, bộ lọc FIR, v.v.). Bạn có cần một năng lực thiết kế vững chắc để không bị lung lay trước những câu hỏi dồn dập từ người phỏng vấn? Tôi đã gói gọn tất cả bí quyết thực chiến của ETA - người đã chuyển việc thành công từ một trường đại học địa phương sang công ty bán dẫn nước ngoài - cùng những bài toán kiểm tra lập trình khó nhất vào khóa học này. Mùa cuối cùng, hãy hoàn thiện tấm vé thông hành cho việc chuyển việc của bạn.

Trung cấp trở lên

Trung cấp trở lên

Verilog HDL, FPGA, system-verilog

Làm chủ Verilog của 설계독학 Season 2 (Trùm cuối Test Code thực tế: Hoàn thiện tấm vé nhảy việc với các bài toán khó)Hình thu nhỏ khóa học

Làm chủ Verilog của 설계독학 Season 2 (Trùm cuối Test Code thực tế: Hoàn thiện tấm vé nhảy việc với các bài toán khó)

semisgdh

Thiết kế CPU RISC-V để triển khai FPGA ③ Tự xây dựng CPU hoàn chỉnh với 40 lệnh RV32IHình thu nhỏ khóa học

Thiết kế CPU RISC-V để triển khai FPGA ③ Tự xây dựng CPU hoàn chỉnh với 40 lệnh RV32I

EdgeChipLab

Khi học về CPU và RISC-V, bạn có thể hiểu được chức năng của các lệnh nhưng lại gặp khó khăn ở những câu hỏi như: “Các lệnh này được thực thi như thế nào trên phần cứng thực tế?” và “Làm thế nào để xác nhận CPU do chính mình thiết kế thực sự hoạt động đúng?”. Nhiều tài liệu trên thị trường chỉ dừng ở việc giải thích ISA hoặc các ví dụ CPU đơn giản; trong nhiều trường hợp, người học cũng chỉ sử dụng các IP hoàn thiện. Vì vậy, không dễ để trải nghiệm toàn bộ quá trình tự thiết kế, xác minh CPU và chạy chương trình trên FPGA thực tế. Tôi đã có nhiều năm kinh nghiệm nghiên cứu, phát triển và kinh doanh trong lĩnh vực bán dẫn hệ thống, đồng thời hiện đang giảng dạy về thiết kế bán dẫn và FPGA tại trường đại học. Qua đó, tôi nhận thấy rõ khoảng cách trong quá trình học tập này. Vì vậy, khóa học được xây dựng không theo phương pháp cung cấp một CPU hoàn thiện rồi chỉ kiểm tra hoạt động, mà bắt đầu từ câu hỏi “Cần có những phần cứng nào để thực thi các lệnh RV32I?”, từ đó trực tiếp thiết kế cấu trúc CPU theo phương pháp White Box. Trong Volume 3, dựa trên TinyRV32I của Volume 2, chúng ta mở rộng thành CPU 32-bit Full-Version sử dụng 40 lệnh RV32I. Data path, Decoder, Branch·Jump và Byte/Halfword Memory Access được mở rộng; đồng thời triển khai Forwarding và Load-Use Interlock để Pipeline 5 tầng có thể tự xử lý các phụ thuộc dữ liệu. Tiếp đó, bằng cách tích hợp CSR, Exception, Interrupt, Trap và MRET, chúng ta hoàn thiện một CPU có khả năng xử lý không chỉ việc thực thi chương trình thông thường mà cả các ngoại lệ và sự kiện bên ngoài. Quá trình thiết kế không kết thúc ở RTL Simulation. Chúng ta sẽ thực thi chương trình thực tế trên CPU, so sánh kết quả với Spike Reference Model, đồng thời học về mục đích cũng như quy trình thực hiện và đánh giá của RISC-V Architecture Compatibility Test thông qua các trường hợp xác minh thực tế. Cuối cùng, CPU đã được xác minh sẽ được triển khai trên FPGA Arty S7-25, nhận đầu vào từ Switch và Button, thực thi chương trình và kiểm tra kết quả được xuất ra LED. Vấn đề mà khóa học này hướng tới không đơn giản chỉ là biết thêm nhiều lệnh RISC-V. Mục tiêu là kết nối các bước từ lệnh → kiến trúc CPU → Verilog RTL → điều khiển Pipeline → thực thi chương trình → xác minh dựa trên tiêu chuẩn → hoạt động thực tế trên FPGA thành một quy trình thống nhất, giúp học viên hiểu một cách căn bản cấu trúc bên trong CPU và hình thành năng lực kỹ thuật để tự thiết kế, xác minh CPU.

Trung cấp trở lên

Trung cấp trở lên

FPGA, verilog, riscv

Thiết kế CPU RISC-V để triển khai FPGA ③ Tự xây dựng CPU hoàn chỉnh với 40 lệnh RV32IHình thu nhỏ khóa học

Thiết kế CPU RISC-V để triển khai FPGA ③ Tự xây dựng CPU hoàn chỉnh với 40 lệnh RV32I

EdgeChipLab

Thiết kế CPU RISC-V để triển khai trên FPGA ② Tự xây dựng TinyRV32I với pipeline 5 tầngHình thu nhỏ khóa học

Thiết kế CPU RISC-V để triển khai trên FPGA ② Tự xây dựng TinyRV32I với pipeline 5 tầng

EdgeChipLab

Bắt đầu từ nguyên lý hoạt động của các lệnh RISC-V, đây là khóa học thực hành thiết kế CPU 32-bit với cấu trúc pipeline 5 tầng, hoàn thiện từ việc triển khai Verilog RTL, kiểm chứng bằng mô phỏng cho đến chạy thực tế trên FPGA. Trong số 40 lệnh của RV32I, khóa học lựa chọn 14 lệnh cần thiết để tìm hiểu cấu trúc cốt lõi của CPU và từng bước xây dựng TinyRV32I. Bạn sẽ trực tiếp thiết kế và kiểm chứng các cấu trúc cốt lõi tạo nên một CPU thực tế, bao gồm datapath, thanh ghi pipeline, ALU và mạch điều khiển, Branch, Hazard, Stall·Flush, Memory-Mapped I/O, v.v. Khóa học cung cấp Verilog RTL, Testbench, chương trình Assembly, Memory Image và tệp ràng buộc FPGA được sử dụng trong bài giảng. Cuối cùng, bạn sẽ chạy chương trình thực tế trên FPGA Arty S7-25 bằng chính CPU do mình thiết kế. Khóa học không kết thúc tại đây. Sau khi hoàn thiện cấu trúc cốt lõi của CPU thông qua TinyRV32I, bạn sẽ tiếp tục với lộ trình thiết kế CPU theo từng giai đoạn, mở rộng thành Full RV32I CPU hỗ trợ toàn bộ 40 lệnh RV32I trong các khóa học tiếp theo.

Trung cấp trở lên

Trung cấp trở lên

Architecture, FPGA, verilog

Thiết kế CPU RISC-V để triển khai trên FPGA ② Tự xây dựng TinyRV32I với pipeline 5 tầngHình thu nhỏ khóa học

Thiết kế CPU RISC-V để triển khai trên FPGA ② Tự xây dựng TinyRV32I với pipeline 5 tầng

EdgeChipLab

Thiết kế CPU RISC-V để triển khai FPGA ① Tìm hiểu cấu trúc lệnh và nguyên lý thực thi RV32I bằng PythonHình thu nhỏ khóa học

Thiết kế CPU RISC-V để triển khai FPGA ① Tìm hiểu cấu trúc lệnh và nguyên lý thực thi RV32I bằng Python

EdgeChipLab

Khi quyết định tự xây dựng một CPU, phần lớn mọi người thường bắt đầu bằng việc tìm sơ đồ mạch. Nhưng ngay khi mở bản vẽ ra, những câu hỏi không thể trả lời xuất hiện. Tại sao khối này phải nằm ở đây? Tại sao cổng đọc thanh ghi lại có hai cái? Tất cả câu trả lời đều nằm trong tập lệnh. Khi biết tập lệnh yêu cầu điều gì, ta sẽ xác định được cần những mạch nào. Làm theo thứ tự ngược lại thì không được. Đã có khá nhiều khóa học về RISC-V. Nhưng phần lớn chỉ hiển thị một giá trị trên slide, nói “nó hoạt động như thế này” rồi chuyển sang phần tiếp theo. Người học không có cách nào kiểm chứng giá trị đó có đúng hay không. Khóa học này đi kèm một trình mô phỏng thực thi lệnh bằng Python. Khi nhập run ADD, mã máy sẽ được lắp ráp ngay tại chỗ, 32 bit sẽ được phân tách theo từng trường, và sự thay đổi của các thanh ghi sẽ hiển thị trên màn hình. Mọi con số trong giáo trình đều là kết quả chạy từ công cụ này và sẽ được tái hiện y hệt trên màn hình của bạn. Trình gỡ lỗi thương mại cần giấy phép, còn trình mô phỏng thì vướng ở khâu cài đặt. Công cụ này chỉ cần có Python là đủ. Không cần bo mạch, giấy phép hay cài đặt. Đây là quá trình trực tiếp thực thi toàn bộ 40 lệnh RV32I, không bỏ sót một lệnh nào, để tự mình khám phá xem mạch cần phải làm gì.

Cơ bản

Cơ bản

riscv, cpu-architecture, instruction-set-architecture

Thiết kế CPU RISC-V để triển khai FPGA ① Tìm hiểu cấu trúc lệnh và nguyên lý thực thi RV32I bằng PythonHình thu nhỏ khóa học

Thiết kế CPU RISC-V để triển khai FPGA ① Tìm hiểu cấu trúc lệnh và nguyên lý thực thi RV32I bằng Python

EdgeChipLab

Triển khai UART trên FPGAHình thu nhỏ khóa học

Triển khai UART trên FPGA

EasyFPGA

UART là một phương thức giao tiếp nối tiếp cơ bản và được sử dụng rộng rãi, là một chủ đề học tập rất phù hợp cho người mới bắt đầu tiếp cận thiết kế FPGA. Trong khóa học này, chúng ta sẽ tìm hiểu chi tiết về nguyên lý giao tiếp và cấu trúc khung của UART, sau đó tiến hành quá trình tự triển khai logic truyền nhận thông qua thiết kế RTL (Register Transfer Level) dựa trên hiểu biết đó. Bằng cách triển khai UART trên FPGA, bạn có thể phát triển một cách có hệ thống năng lực thiết kế mạch kỹ thuật số và tích lũy kinh nghiệm kiểm tra hoạt động ở cấp độ phần cứng thực tế thông qua mô phỏng và kiểm định. Ngoài ra, bạn cũng sẽ học cách sử dụng Soft Processor như MicroBlaze và Xilinx UART IP, từ đó hiểu rộng hơn về quy trình thiết kế hệ thống dựa trên bộ xử lý và cấu hình giao diện. Qua đó, bạn có thể trang bị năng lực phát triển toàn diện, bao gồm cả thiết kế logic và thiết kế bộ xử lý.

Cơ bản

Cơ bản

FPGA, system-verilog, uart

Triển khai UART trên FPGAHình thu nhỏ khóa học

Triển khai UART trên FPGA

EasyFPGA