Chương trình FPGA Verilog 3 (Bộ điều khiển DDR)

안녕하세요해당강의 수강을 위해 Arty A7-35T를 구매하려 했는데 여러 곳에서 판매 불가 안내를 받았습니다 ㅠ. <p style="text-

pdf 페이지 기준 94페이지 질문입니다!mig7_write8을 mig7_write32로 수정하는 과정에서 addr_cnt의 bitwidth가 6비트로 설정되는데

안녕하세요. mig_write, read 파일들 simulation을 돌리다가 문득 궁금해져서 질문 드립니다. 8 x 128 bits로 data를 write 할 때, 총 8번에 걸쳐 Address가 8씩 증가하는데 <

안녕하세요. 강의 잘 보고 있습니다.궁금한 점이 생겨서 질문 드립니다. 저는 ALINX사에서 만든 보드를 사용하고 있습니다. FPGA는 xc7a35t이고, ddr은 MT41K256M16HA-125입니다. 4Gb짜리 d

강의자료에는 ui_clk값이 81.2MHz로 나와있는데요, 제가 design한 블럭에 81.2MHz clk입력시, implement시 setup time부족하여 절반인 40.6MHz로 낮추고 싶습니다.제 design블럭과 memory controller간 AXI4

안녕하세요 강사님. 실습을 zybo z7-10보드로 하는 수강생입니다. 그럴 경우에 교재 25페이지에 있는 핀 맵핑을 어떻게 해야 하나요? 회로도를 보면서 일일이 맵핑을 하려고 하는데 Pin Number, IO Standard는 감이 오는데 Bank Number,

안녕하세요. 89페이지를 실행하던 도중 오류가 생겨 문의드립니다.해당 오류를 무시하거나 해결할 수 있는 방법이 있을까요? [Labtools 27-3291] Flash Programming Unsuccessful. Pa

안녕하세요  Artix7 FPGA의 Clock period 설정 방법에 대해 문의드립니다.  16페이지에 Arty A7보드는 기본으로 100MHz를 사용한다고 나와있는데 Artix 7 Datash

 안녕하세요.DDR3 Controller 강의 자료를 보고 공부 중인데요.전에 부터 가졌던 궁금증인데 본 강의 보면서 생각나 질문 드려봅니다.자료를 보면 ddr_controller라고 하는 부분은 현재 MIG IP로