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Chương trình Verilog FPGA 3 (Bộ điều khiển DDR, Arty A7-35T)

Triển khai bộ điều khiển Spartan6 DDR - 0

Address 증가에 대해 의문이 있습니다.

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안녕하세요.

mig_write, read 파일들 simulation을 돌리다가 문득 궁금해져서 질문 드립니다.

 

8 x 128 bits로 data를 write 할 때, 총 8번에 걸쳐 Address가 8씩 증가하는데

8씩 증가 하는 것 대신에 "4씩 증가한다." 이런 식으로 사용자가 custom할 수 있는 건가요?

 

아니면 IP자체에 8로 증가한다고 만들어져 있는 건가요?

 

질문 드립니다. 감사합니다.

fpgaverilog

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alex
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안녕하세요.

vivado에서 제공하는 MIG(Memory Interface Generator)에서 app_data (app_wdf_data. app_rd_data)가 [127:0]로 고정되어 있는 것으로 알고 있습니다. 이 값을 바꿀 수 있으면 (예를 들면 [63:0]로 바꾸면 4씩 증가, 16bits x 4 = 64 bits)가능할 것 같은데, 현재로서는 제공되는 IP를 그대로 사용하기 때문에 어려울 것 같습니다.

감사합니다 ~!!

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