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Chương trình Verilog FPGA 3 (Bộ điều khiển DDR, HIL-A35T)

Tạo IP bộ điều khiển DDR - 16

vivado 2022.1 version memory IP 구조

34

jjjj

13 câu hỏi đã được viết

0

선생님 안녕하세요,

강의에 따라 memory IP까지 생성한 뒤 3.3에서 구조를 비교해보는 부분이 제 것과 좀 다른 것 같아서 문의드립니다.

강의에서는 다음과 같은 구조를 갖도록 나타났지만

image.png


실제로 제 환경에서 확인해보면 아래와 같이 경로나 파일이 강의안처럼 많이 생기지 않습니다.. 생성 자체는 강의와 동일하게 진행했는데 어디가 문제일까요?

PS C:\Users\wis06\ddr3_controller\ddr3_controller.srcs> tree /F

폴더 PATH의 목록입니다.

볼륨 일련 번호는 8AC9-5BCE입니다.

C:.

└─sources_1

└─ip

└─ddr_controller

ddr_controller.xci

mig_a.prj

verilog-hdl fpga

Câu trả lời 1

0

alex

안녕하세요.

IP 생성시 압축된 형태로 파일이 생성되어서 그렇습니다.

이를 해제하려면,

Tools (or Flow Navigator의 PROJECT MANAGER) - Settings - IP 로 이동해서

Use Core Container for IP 옵션을 해제해 주시고 다시 생성하시면 됩니다.

감사합니다 ~!!

0

jjjj

선생님 안녕하세요,

vivado에서 확인해본 결과 이미 현재 프로젝트는 다음과 같이 옵션이 해제되어 있는 상태입니다..!

image.png


또한, 다시 생성하는 것은 프로젝트를 다시 만드는 것을 의미하는 건가요? 아니면 다시 생성하는 방법이 있나요??

0

alex

사용하고 있는 vivado 버전이 다르네요.버전에 따라 프로젝트내 다른 폴더에 생성될 수도 있으니 프로젝트 폴더에서 ddr_controller.veo 파일을 검색해 보세요.

다른 방법은 해당 ip 선택 - 우클릭 - open example ~ 항목을 선택하면,새로운 프로젝트가 새로 생성되면서 파일들이 생성됩니다.

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