Zynq z7 FPGA single-ended 관련
안녕하세요.
유익한 강의 올려주셔서 많은 배움 얻고 있습니다.
다름이 아니라 LED Blinking 프로젝트 관련하여 문의 드립니다.
제가 사용 중인 FPGA 보드(Zybo Z7-20)의 경우 125MHz single-ended 클럭만 지원하여, 아래와 같이 수정하여 진행하고 있습니다.
IBUFDS 제거 (differential 클럭 미지원)
MAX_COUNT를 125,000,000으로 변경
counter 비트폭을 28bit → 27bit로 축소
이렇게 진행해도 문제가 없는지 확인 부탁드립니다.
감사합니다.
Câu trả lời 1
1
네, 정확한 내용인 것 같습니다. 추가로 말씀드리면, PLL/MMCM을 사용해서 200MHz clock을 생성하면, 나머지 부분은 수정하지 않아도 될 것 같습니다.
cache관련 질문 드립니다
0
31
1
수업자료내 출처 문의 드립니다.
0
28
2
보드 관련 질문 드립니다.
1
51
2
34장의 맛비 패턴 generator 관련 질문입니다!
1
50
2
34장과 35장에서 설계한 IP는 DDI의 구조를 설계한 것인가요?
1
51
1
HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?
1
51
2
환경설정 문
2
63
2
[HDL 32장-2부] 참고 링크 관련
1
62
2
강의 만료일 연장 신청
0
57
2
기초예제 파일 불러오기 문의
0
47
2
Zybo 환경에서 PL RTL UART 보드 검증 방법
0
55
2
혹시 별도의 자료가 있나요?
0
55
2
queue assignment pattern 문의 건
0
50
1
Mission 5 문의 건
0
75
2
강의자료 PDF 어떻게받나요?
0
63
2
Differential Amp의 4가지 종류
0
61
1
[HDL 22장] F/F CE 관련 질문
1
75
2
UART0, 1 중 선택
1
83
2
fpga 개발보드
0
48
2
vivado 2022.1 version memory IP 구조
0
57
1
강의 ppt 자료 요청건
0
84
2
datamoverbram모듈질문
1
83
2
latency 개념 구현
1
125
3
vivado 설치 관련하여 질문 합니다.
0
147
2