inflearn logo
강의

Khóa học

Chia sẻ kiến thức
inflearn logo
Challenge
Đang tuyển
Hardware

/

Semiconductor

[Thử thách thực hành tổng hợp 2 tuần khóa 9] Tổng hợp RTL trong môi trường thực tế (Synopsys Design Compiler)

Lịch tuyển sinh: 2026-09-07 ~ 2026-09-21 Lịch học: 2026-09-22 ~ 2026-10-05 Nội dung: Thực hành quá trình chuyển đổi mã thiết kế mạch số ở cấp độ RTL được mô tả bằng HDL thành các cổng logic

EDA
digital-logic
vlsi
soc
asic

17개 수업 학습

질문하고 즉시 답을 얻어요.

MetaEncore님과 함께해요!

Xác minh Inflearn

198

Học viên

27

Đánh giá

36

Trả lời

4.7

Xếp hạng

12

Các khóa học

Nhu cầu của thị trường đối với các chip theo yêu cầu (ASIC, application-specific integrated circuit) như AI (Artificial Intelligence) và IoT (Internet of Things) đang ngày càng tăng, trên thực tế cũng có rất nhiều chip được thiết kế, nhưng hiếm khi chúng thực sự dẫn đến những thay đổi trong cuộc sống.

Nhiều thiết kế ASIC có lỗi về mặt chức năng hoặc không đáp ứng được các điều kiện hiệu năng đã đề ra. Để tạo ra những chất bán dẫn tốt và làm cho cuộc sống của chúng ta trở nên phong phú hơn, cần có dịch vụ cung cấp khả năng xác minh chức năng và hiệu năng tiên tiến, có thể xử lý các thiết kế ngày càng lớn và phức tạp. Meta Encore là công ty đặt mục tiêu gia tăng số lượng chất bán dẫn mang lại lợi ích cho con người bằng cách cung cấp những dịch vụ như vậy.

Thêm
인프런9기

*Bắt buộc kiểm tra thông tin tuyển sinh và lịch học

*Sau khi đăng ký khóa học, bắt buộc phải điền khảo sát

Vui lòng kiểm tra!

  • Khóa học này bao gồm quyền sử dụng công cụ Synopsys trong 2 tuần, tập trung vào cách sử dụng công cụ.

  • Công cụ Synopsys thông thường chỉ dành cho người đang làm việc tại các doanh nghiệp mới có thể sử dụng, nhưng 

    Chỉ trong khóa học thử thách lần này, học viên sẽ có cơ hội trực tiếp sử dụng.


  • Sau khi đăng ký, bạn bắt buộc phải điền khảo sát thì chúng tôi mới có thể cung cấp quyền sử dụng công cụ.

[Thử thách thực hành tổng hợp kéo dài 2 tuần, khóa 9]

Thời gian tuyển sinh: 2026-09-07 ~ 2026-09-21 17:00

Lịch học: 09:00 ngày 2026-09-22 ~ 17:00 ngày 2026-10-05

*Lịch học và thời hạn sử dụng Design Compiler Tool là giống nhau.


Tổng hợp (Synthesis)

Tổng hợp là gì?

  • Chuyển đổi Design ở cấp độ truyền thanh ghi được viết bằng HDL như Verilog sang cấp độ cổng logic.

  • Trong quá trình chuyển đổi, tối ưu hóa Design theo các ràng buộc được gọi là Synopsys Design Constraint.

  • Cuối cùng, ánh xạ sang các Standard cell do Foundry cung cấp.


Tầm quan trọng của kinh nghiệm tổng hợp

Tạo một bài tự giới thiệu đầy sức thuyết phục

Trong ngành, các công ty ưu tiên những nhân sự mới tốt nghiệp có kinh nghiệm về tổng hợp và kiểm chứng timing.
Tuy nhiên, để có được kinh nghiệm tổng hợp cần tốn nhiều chi phí và thời gian.
Mặc dù các công ty yêu cầu kinh nghiệm, các khóa đào tạo trực tiếp cũng có tỷ lệ cạnh tranh cao.
Khóa học này cung cấp môi trường học tập được mô phỏng hoàn toàn giống với môi trường sử dụng trong thực tế.
Bạn sẽ sử dụng Design Compiler của Synopsys, công cụ được sử dụng phổ biến nhất trong thực tế.
Thông qua khóa học này, bạn sẽ có thể tạo ra một bản tự giới thiệu có sức cạnh tranh trong quá trình tuyển chọn khóa đào tạo trực tiếp và trên thị trường việc làm.

Khóa học trực tuyến đầu tiên tại Hàn Quốc về thực hành tổng hợp

Những nội dung được đề cập trong khóa học thực hành tổng hợp

  • Phần 1. Chuẩn bị môi trường thực hành


    • Bạn có thể thiết lập môi trường thực hành trong vòng 5 phút.

  • Phần 2. Chuẩn bị thiết kế thực hành

    • Thực hành cách đọc RTL Design được mô tả bằng mã HDL được cung cấp vào Tool

    • Thực hành quy trình kiểm tra RTL Design đã được đọc vào công cụ.

    • Thực hành các phương pháp truy cập từng Object

  • Phần 3. Trình bày các ràng buộc thiết kế Synopsys

    • Thực hành khai báo Clock, yếu tố cốt lõi của mạch kỹ thuật số

    • Thực hành mô hình hóa môi trường bên ngoài Chip

    • Thực hành kiểm tra timing cơ bản, các biến thể và trường hợp ngoại lệ

  • Phần 4.

    • Thực hành chuẩn bị cho việc Compile sang Gate Level

    • Thực hành Compile và so sánh

    • Compile sau đó: Thực hành các Report cần kiểm tra

Những gì bạn đạt được qua khóa học thực hành tổng hợp mạch

  • Bạn sẽ trải nghiệm môi trường được sử dụng trong thực tế và Design Compiler được sử dụng phổ biến nhất.

  • Bạn có thể tạo sự khác biệt cho bản tự giới thiệu bản thân, đồng thời nâng cao năng lực cạnh tranh.


Yêu cầu chuẩn bị

  • Vì đây là quá trình Mapping mạch được thiết kế bằng ngôn ngữ thành các Gate có “thực thể”, nên cần có những kiến thức nền tảng sau đây.

    • Mạch logic kỹ thuật số

    • Nguyên lý hoạt động của CMOS

    • Kiến thức cơ bản về ngôn ngữ Verilog

    • [Khóa học Inflearn] Khuyến nghị bạn học Basic Design Synthesis Training trước.
      https://inf.run/XkbCP

  • Môi trường Linux

    • Trong thực tế, môi trường Linux được sử dụng.

    • Khác với Windows, đây là phương thức chủ yếu giao tiếp với máy tính bằng cách nhập lệnh.

    • Biết các lệnh chính được sử dụng trong Linux sẽ rất hữu ích.

  • TCL để giao tiếp với công cụ EDA

    • Đây là ngôn ngữ theo phương thức thông dịch, và hầu hết các công cụ EDA đều hoạt động thông qua giao diện TCL.


    • Nếu muốn xin việc theo hướng thiết kế mạch số, bạn nên tranh thủ học thêm thường xuyên.


Trang web tham khảo nội dung học tập liên quan đến bài giảng

  • TCL, ngôn ngữ Script được sử dụng nhiều nhất trong lĩnh vực PI / PD

9월

21일

챌린지 시작일

2026년 9월 21일 오후 03:00

챌린지 종료일

2026년 10월 5일 오전 08:00

챌린지 커리큘럼

Tất cả

17 bài giảng ∙ (3giờ 7phút)

Tài liệu khóa học:

챌린지 전용 수업

챌린지에서 배워요

  • Có cơ hội trải nghiệm trước môi trường làm việc thực tế, bao gồm cả môi trường Linux

  • Trải nghiệm công cụ tổng hợp được sử dụng phổ biến nhất trong thực tế công việc

  • Chỉ với một trải nghiệm duy nhất, bạn có thể viết được bài tự giới thiệu bản thân nổi bật và có sức cạnh tranh.

Khuyến nghị cho
những người này

Khóa học này dành cho ai?

  • Những người đang chuẩn bị xin việc

  • Những người muốn chuyển sang công việc triển khai thiết kế chất bán dẫn

Cần biết trước khi bắt đầu?

  • Quy trình cơ bản trong thiết kế mạch kỹ thuật số

  • Verilog HDL

  • Mạch logic

  • [Khóa học Inflearn] Basic Design Synthesis Training (Triển khai thiết kế mạch kỹ thuật số)

취소 및 환불 규정
챌린지는 지식공유자가 설정한 수업 최소 정원이 충족되지 않을 경우, 폐강 안내가 고지되며 결제 내역이 자동취소됩니다.

Khóa học khác của MetaEncore

Hãy khám phá các khóa học khác của giảng viên!

Basic UVM Testbench ( Xác thực thiết kế mạch )Hình thu nhỏ khóa học

Basic UVM Testbench ( Xác thực thiết kế mạch )

MetaEncore

9.087.895 ₫

Cơ bản / Verilog HDL, system-verilog, uvm

5.0

(5)

Nhiệm vụ
Nhiệm vụ

Thông qua khóa học này, bạn sẽ hiểu về thư viện UVM Class và nắm vững kỹ thuật thiết kế Testbench sử dụng UVM.

Cơ bản

Cơ bản

Verilog HDL, system-verilog, uvm

Basic UVM Testbench ( Xác thực thiết kế mạch )Hình thu nhỏ khóa học

Basic UVM Testbench ( Xác thực thiết kế mạch )

MetaEncore

9.087.895 ₫

Cơ bản / Verilog HDL, system-verilog, uvm

5.0

(5)

Nhiệm vụ
Nhiệm vụ
Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)Hình thu nhỏ khóa học

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)

MetaEncore

6.815.921 ₫

Nhập môn / EDA, digital-logic, vlsi, soc, asic

5.0

(6)

Chip bán dẫn được thiết kế và sản xuất qua những giai đoạn nào? Chúng ta sẽ tìm hiểu từng bước về các khái niệm cơ bản của mạch logic cần thiết trong công việc PI (Physical Implementation) / PD (Physical Design) và quy trình thiết kế chip (Chip Design Flow), đồng thời xem xét các khái niệm chính của quá trình tổng hợp (synthesis) dựa trên các công cụ được sử dụng trong thiết kế mạch chip kỹ thuật số thực tế.

Nhập môn

Nhập môn

EDA, digital-logic, vlsi

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)Hình thu nhỏ khóa học

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)

MetaEncore

6.815.921 ₫

Nhập môn / EDA, digital-logic, vlsi, soc, asic

5.0

(6)

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )Hình thu nhỏ khóa học

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

MetaEncore

9.087.895 ₫

Cơ bản / Verilog HDL, system-verilog, verification, system-verilog-dpi

4.8

(14)

Nhiệm vụ
Nhiệm vụ

Bạn sẽ học được cú pháp cơ bản của SystemVerilog và kỹ thuật thiết kế testbench sử dụng Class của SystemVerilog. Ngoài ra, bạn có thể trải nghiệm và học toàn bộ chu trình cơ bản của việc xác minh thiết kế mạch phần cứng bằng cách sử dụng VCS của Synopsys - công cụ EDA được sử dụng trong thực tế. Từ khóa liên quan 시스템베릴로그, 시스템베리로그, SystemVerilog, 베릴로그, 베리로그, Verilog, SOC, 회로설계, 회로검증, 검증, Verification, 칩설계, 칩검증, 삼성전자, 하이닉스, 신입교육, 사내교육, 시높시스, VCS, 반도체, 취업, 경력, 펩리스

Cơ bản

Cơ bản

Verilog HDL, system-verilog, verification

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )Hình thu nhỏ khóa học

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

MetaEncore

9.087.895 ₫

Cơ bản / Verilog HDL, system-verilog, verification, system-verilog-dpi

4.8

(14)

Nhiệm vụ
Nhiệm vụ

모집 인원 5명

2.271.974 ₫