inflearn logo
강의

Khóa học

Chia sẻ kiến thức
inflearn logo
Challenge
Đang tiến hành
Hardware

/

Semiconductor

[Thử thách thực hành tổng hợp 2 tuần khóa 8] Trải nghiệm tổng hợp RTL trong môi trường thực tế (Synopsys Design Compiler)

Lịch tuyển sinh: ~ 2026-08-10 (Giới hạn 5 người đăng ký sớm nhất) Lịch học: 2026-08-11 ~ 2026-08-24 Nội dung: Thực hành quá trình chuyển đổi mã thiết kế mạch kỹ thuật số cấp độ RTL được mô tả bằng HDL sang các cổng logic.

EDA
digital-logic
vlsi
soc
asic

17개 수업 학습

질문하고 즉시 답을 얻어요.

MetaEncore님과 함께해요!

Xác minh Inflearn

194

Học viên

27

Đánh giá

35

Trả lời

4.7

Xếp hạng

12

Các khóa học

Nhu cầu của thị trường đối với các chip theo yêu cầu (ASIC, application-specific integrated circuit) như AI (Artificial Intelligence) và IoT (Internet of Things) đang ngày càng gia tăng, trên thực tế cũng có rất nhiều chip được thiết kế, nhưng hiếm khi chúng thực sự dẫn đến những thay đổi trong cuộc sống.

Nhiều thiết kế ASIC có lỗi về chức năng hoặc không đáp ứng được các yêu cầu về hiệu năng đã đề ra. Để tạo ra những chất bán dẫn tốt hơn và làm cho cuộc sống của chúng ta phong phú hơn, cần có các dịch vụ cung cấp khả năng xác minh chức năng và hiệu năng tiên tiến, có thể xử lý những thiết kế ngày càng lớn và phức tạp. Meta Encore là công ty đặt mục tiêu gia tăng số lượng chất bán dẫn mang lại lợi ích cho con người bằng cách cung cấp những dịch vụ như vậy.

Thêm
8poster

*Bắt buộc kiểm tra lịch tuyển sinh và lịch học.

*Sau khi đăng ký khóa học, bắt buộc phải điền khảo sát

Vui lòng kiểm tra!

  • Đây là khóa học bao gồm quyền sử dụng công cụ Synopsys trong 2 tuần, tập trung vào cách sử dụng công cụ.

  • Công cụ Synopsys thông thường là công cụ chỉ những người đang đi làm mới có thể sử dụng, nhưng 

    Lần này, cơ hội trực tiếp trải nghiệm chỉ dành cho học viên của bài giảng thử thách sẽ được cung cấp.


  • Sau khi đăng ký, bạn bắt buộc phải hoàn thành khảo sát mới có thể được cấp quyền sử dụng công cụ.

[Thử thách thực hành tổng hợp 2 tuần khóa 8]

Lịch tuyển sinh: ~ 2026-08-10 5:00 chiều

Lịch học: 2026-08-11 9:00 sáng ~ 2026-08-24 5:00 chiều

*Lịch học và thời hạn quyền sử dụng công cụ Design Compiler là giống nhau.


Tổng hợp (Synthesis)

Tổng hợp là gì?

  • Chuyển đổi thiết kế ở cấp độ Register Transfer Level (RTL) được viết bằng HDL như Verilog sang cấp độ Gate Level.

  • Trong quá trình chuyển đổi, tối ưu hóa thiết kế phù hợp với các ràng buộc gọi là Synopsys Design Constraint

  • Cuối cùng, thực hiện mapping sang các standard cell được cung cấp bởi Foundry.


Tầm quan trọng của kinh nghiệm tổng hợp

Tạo bản giới thiệu bản thân đầy thuyết phục

Các doanh nghiệp trong ngành ưu tiên những nhân viên mới có kinh nghiệm về tổng hợp và kiểm chứng thời gian.
Tuy nhiên, việc trải nghiệm quá trình tổng hợp đòi hỏi rất nhiều chi phí và thời gian.
Mặc dù ngành yêu cầu kinh nghiệm, nhưng các khóa đào tạo trực tiếp cũng có tỷ lệ cạnh tranh rất cao.
Khóa học này cung cấp môi trường đào tạo bằng cách mô phỏng y hệt môi trường được sử dụng trong thực tế.
Chúng tôi sử dụng Design Compiler của hãng Synopsys, công cụ được sử dụng phổ biến nhất trong thực tế.
Thông qua khóa học này, bạn sẽ có thể tạo ra một bản tự giới thiệu bản thân đầy sức cạnh tranh trong các kỳ tuyển chọn khóa đào tạo trực tiếp và trên thị trường việc làm.

Khóa học trực tuyến thực hành tổng hợp đầu tiên tại trong nước

Nội dung được đề cập trong bài giảng thực hành tổng hợp

  • Phần 1. Chuẩn bị môi trường thực hành


    • Có thể thiết lập môi trường thực hành trong vòng chưa đầy 5 phút.

  • Phần 2. Chuẩn bị thiết kế thực hành

    • Thực hành cách nạp RTL Design được mô tả bằng mã HDL đã cung cấp vào công cụ

    • Thực hành quy trình kiểm tra RTL Design đã được đọc vào

    • Thực hành cách truy cập vào từng đối tượng

  • Phần 3. Mô tả Synopsys Design Constraints

    • Thực hành khai báo Clock - cốt lõi của mạch kỹ thuật số

    • Thực hành mô hình hóa môi trường bên ngoài Chip

    • Thực hành các biến thể và ngoại lệ trong xác minh thời gian cơ bản.

  • Phần 4.

    • Thực hành chuẩn bị biên dịch sang Gate Level

    • Thực hành tiến hành biên dịch và so sánh

    • Thực hành kiểm tra các Report sau khi Compile

Những gì bạn sẽ đạt được qua khóa học thực hành tổng hợp

  • Trải nghiệm môi trường thực tế và Design Compiler được sử dụng nhiều nhất.

  • Bạn có thể tạo ra sự khác biệt cho bản tự giới thiệu và nâng cao năng lực cạnh tranh của mình.


Chuẩn bị

  • Vì đây là quá trình Mapping mạch được thiết kế bằng ngôn ngữ thành các Gate có 'thực thể' nên cần có kiến thức tiên quyết dưới đây

    • Mạch logic kỹ thuật số

    • Nguyên lý hoạt động CMOS

    • Kiến thức cơ bản về ngôn ngữ Verilog

    • [Khóa học Inflearn] Bạn nên tham gia khóa học Basic Design Synthesis Training trước.
      https://inf.run/XkbCP

  • Môi trường Linux

    • Trong thực tế công việc, môi trường Linux được sử dụng.

    • Khác với Windows, đây là phương thức giao tiếp với máy tính chủ yếu bằng cách nhập các câu lệnh.

    • Sẽ rất hữu ích nếu bạn biết các câu lệnh chính được sử dụng trong Linux.

  • TCL để giao tiếp với công cụ EDA

    • Đây là ngôn ngữ dạng thông dịch, và hầu hết các công cụ EDA đều hoạt động thông qua giao diện TCL.


    • Nếu bạn muốn tìm việc trong lĩnh vực thiết kế mạch kỹ thuật số, bạn nên tranh thủ học tập bất cứ khi nào có thời gian.


Trang web tham khảo nội dung học tập liên quan đến bài giảng

  • TCL, ngôn ngữ kịch bản được sử dụng nhiều nhất trong lĩnh vực PI / PD

8월

11일

챌린지 시작일

2026년 8월 11일 AM 12:00

챌린지 종료일

2026년 8월 24일 AM 08:00

챌린지 커리큘럼

Tất cả

17 bài giảng ∙ (3giờ 7phút)

Tài liệu khóa học:

챌린지 전용 수업

챌린지에서 배워요

  • Trải nghiệm trước môi trường làm việc thực tế, bao gồm cả môi trường Linux.

  • Trải nghiệm công cụ tổng hợp (Synthesis Tool) được sử dụng phổ biến nhất trong thực tế.

  • Chỉ với một trải nghiệm duy nhất, có thể viết được bản tự giới thiệu khác biệt và đầy tính cạnh tranh.

Khuyến nghị cho
những người này

Khóa học này dành cho ai?

  • Người đang chuẩn bị tìm việc

  • Những người muốn chuyển sang công việc thiết kế và triển khai bán dẫn

Cần biết trước khi bắt đầu?

  • Quy trình thiết kế mạch kỹ thuật số cơ bản

  • Verilog HDL

  • Mạch logic

  • [Khóa học Inflearn] Basic Design Synthesis Training (Thực hiện thiết kế mạch kỹ thuật số)

Đánh giá

Chưa có đủ đánh giá.
Hãy trở thành tác giả của một đánh giá giúp mọi người!

취소 및 환불 규정
챌린지는 지식공유자가 설정한 수업 최소 정원이 충족되지 않을 경우, 폐강 안내가 고지되며 결제 내역이 자동취소됩니다.

Khóa học khác của MetaEncore

Hãy khám phá các khóa học khác của giảng viên!

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)Hình thu nhỏ khóa học

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)

MetaEncore

6.846.019 ₫

Nhập môn / EDA, digital-logic, vlsi, soc, asic

5.0

(6)

Chip bán dẫn được thiết kế và sản xuất qua những giai đoạn nào? Chúng ta sẽ tìm hiểu từng bước về các khái niệm cơ bản của mạch logic cần thiết trong công việc PI (Physical Implementation) / PD (Physical Design) và quy trình thiết kế chip (Chip Design Flow), đồng thời xem xét các khái niệm chính của quá trình tổng hợp (synthesis) dựa trên các công cụ được sử dụng trong thiết kế mạch chip kỹ thuật số thực tế.

Nhập môn

Nhập môn

EDA, digital-logic, vlsi

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)Hình thu nhỏ khóa học

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)

MetaEncore

6.846.019 ₫

Nhập môn / EDA, digital-logic, vlsi, soc, asic

5.0

(6)

Basic UVM Testbench ( Xác thực thiết kế mạch )Hình thu nhỏ khóa học

Basic UVM Testbench ( Xác thực thiết kế mạch )

MetaEncore

9.128.026 ₫

Cơ bản / Verilog HDL, system-verilog, uvm

5.0

(5)

Nhiệm vụ
Nhiệm vụ

Thông qua khóa học này, bạn sẽ hiểu về thư viện UVM Class và nắm vững kỹ thuật thiết kế Testbench sử dụng UVM.

Cơ bản

Cơ bản

Verilog HDL, system-verilog, uvm

Basic UVM Testbench ( Xác thực thiết kế mạch )Hình thu nhỏ khóa học

Basic UVM Testbench ( Xác thực thiết kế mạch )

MetaEncore

9.128.026 ₫

Cơ bản / Verilog HDL, system-verilog, uvm

5.0

(5)

Nhiệm vụ
Nhiệm vụ
Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )Hình thu nhỏ khóa học

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

MetaEncore

9.128.026 ₫

Cơ bản / Verilog HDL, system-verilog, verification, system-verilog-dpi

4.8

(14)

Nhiệm vụ
Nhiệm vụ

Bạn sẽ học được cú pháp cơ bản của SystemVerilog và kỹ thuật thiết kế testbench sử dụng Class của SystemVerilog. Ngoài ra, bạn có thể trải nghiệm và học toàn bộ chu trình cơ bản của việc xác minh thiết kế mạch phần cứng bằng cách sử dụng VCS của Synopsys - công cụ EDA được sử dụng trong thực tế. Từ khóa liên quan 시스템베릴로그, 시스템베리로그, SystemVerilog, 베릴로그, 베리로그, Verilog, SOC, 회로설계, 회로검증, 검증, Verification, 칩설계, 칩검증, 삼성전자, 하이닉스, 신입교육, 사내교육, 시높시스, VCS, 반도체, 취업, 경력, 펩리스

Cơ bản

Cơ bản

Verilog HDL, system-verilog, verification

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )Hình thu nhỏ khóa học

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

MetaEncore

9.128.026 ₫

Cơ bản / Verilog HDL, system-verilog, verification, system-verilog-dpi

4.8

(14)

Nhiệm vụ
Nhiệm vụ

2.282.006 ₫