inflearn logo
강의

Khóa học

Chia sẻ kiến thức
inflearn logo
Challenge
Đang tuyển
Hardware

/

Semiconductor

[Thử thách thực hành tổng hợp 2 tuần khóa 7] Trải nghiệm tổng hợp RTL trong môi trường thực tế (Synopsys Design Compiler)

Lịch tuyển sinh: ~ 2026-06-15 (Hết hạn khi đủ 5 người đầu tiên) Lịch giảng dạy: 2026-06-16 ~ 2026-06-29 Nội dung: Thực hành quá trình chuyển đổi mã thiết kế mạch kỹ thuật số cấp độ RTL được mô tả bằng HDL sang các cổng logic.

EDA
digital-logic
vlsi
soc
asic

17개 수업 학습

질문하고 즉시 답을 얻어요.

MetaEncore님과 함께해요!

Xác minh Inflearn

161

Học viên

23

Đánh giá

33

Trả lời

4.7

Xếp hạng

10

Các khóa học

Nhu cầu thị trường đối với các loại chip chuyên dụng (ASIC, application-specific integrated circuit) như AI (Trí tuệ nhân tạo) và IoT (Internet vạn vật) đang ngày càng tăng cao, và trên thực tế có rất nhiều loại chip đang được thiết kế, nhưng hiếm khi chúng thực sự dẫn đến những thay đổi thực tế trong cuộc sống.

Đó là bởi vì nhiều thiết kế ASIC bị lỗi về mặt chức năng hoặc không đáp ứng được các điều kiện hiệu suất như kế hoạch đã đề ra. Để tạo ra những loại bán dẫn tốt giúp cuộc sống của chúng ta trở nên phong phú hơn, cần có các dịch vụ cung cấp khả năng kiểm chứng tính năng và hiệu suất nâng cao, có thể xử lý được những thiết kế ngày càng quy mô và phức tạp. MetaEncore là công ty hướng tới mục tiêu gia tăng số lượng các loại bán dẫn mang lại lợi ích cho con người bằng cách cung cấp những dịch vụ như vậy.

Thêm
7poster_2

Bắt buộc kiểm tra lịch đăng ký/giảng dạy
*Bắt buộc điền khảo sát sau khi đăng ký khóa học

Vui lòng kiểm tra!

  • Khóa học này là khóa học tập trung vào cách sử dụng công cụ, bao gồm quyền sử dụng công cụ Synopsys trong 2 tuần.

  • Công cụ Synopsys thông thường là công cụ mà chỉ những người đang đi làm mới có thể sử dụng, nhưng

    Chúng tôi cung cấp cơ hội trực tiếp trải nghiệm dành riêng cho các học viên tham gia khóa học thử thách lần này.


  • Sau khi đăng ký, bạn bắt buộc phải điền khảo sát thì mới có thể được cấp quyền sử dụng công cụ.

[Thử thách thực hành tổng hợp 2 tuần khóa 7]

Lịch trình tuyển sinh: ~ 17:00 ngày 15-06-2026

Lịch học: 09:00 sáng 16-06-2026 ~ 05:00 chiều 29-06-2026

*Lịch trình bài giảng và lịch trình sử dụng công cụ Design Compiler là giống nhau.


Tổng hợp (Synthesis)

Tổng hợp (Synthesis) là gì?

  • Chuyển đổi thiết kế cấp độ Register Transfer Level được viết bằng HDL như Verilog sang Gate Level

  • Trong quá trình chuyển đổi, tối ưu hóa thiết kế (Design) theo các ràng buộc được gọi là Synopsys Design Constraint

  • Cuối cùng được ánh xạ (mapping) sang Standard cell do Foundry cung cấp


Tầm quan trọng của kinh nghiệm tổng hợp

Tạo một bản tự giới thiệu đầy thuyết phục

Các doanh nghiệp trong ngành ưu tiên tuyển dụng những nhân viên mới có kinh nghiệm về tổng hợp (synthesis) và kiểm chứng thời gian (timing verification).
Tuy nhiên, việc trải nghiệm quá trình tổng hợp đòi hỏi rất nhiều chi phí và thời gian.
Mặc dù ngành công nghiệp yêu cầu kinh nghiệm, nhưng các khóa đào tạo trực tiếp (offline) cũng có tỷ lệ cạnh tranh rất cao.
Khóa học này cung cấp môi trường giáo dục bằng cách tái hiện nguyên vẹn môi trường được sử dụng trong thực tế công việc.
Chúng tôi sử dụng Design Compiler của Synopsys, công cụ được sử dụng phổ biến nhất trong thực tế.
Thông qua khóa học này, bạn sẽ có thể tạo ra một bản tự giới thiệu (CV) đầy sức cạnh tranh trong các kỳ tuyển chọn khóa đào tạo offline cũng như trên thị trường việc làm.

Khóa học trực tuyến về thực hành tổng hợp (Synthesis) đầu tiên tại Hàn Quốc

Những nội dung được đề cập trong bài giảng thực hành tổng hợp (synthesis)

  • Phần 1. Chuẩn bị môi trường thực hành


    • Bạn có thể thiết lập môi trường thực hành trong vòng chưa đầy 5 phút.

  • Phần 2. Chuẩn bị thiết kế thực hành

    • Thực hành cách đọc RTL Design được mô tả bằng mã HDL đã cung cấp vào Tool

    • Thực hành quy trình kiểm tra RTL Design đã đọc vào

    • Thực hành phương pháp tiếp cận từng đối tượng (Object)

  • Phần 3. Mô tả Synopsys Design Constraints

    • Thực hành khai báo Clock, cốt lõi của mạch kỹ thuật số

    • Thực hành mô phỏng môi trường bên ngoài Chip

    • Thực hành các biến thể và ngoại lệ trong kiểm chứng timing cơ bản

  • Phần 4.

    • Thực hành chuẩn bị biên dịch sang cấp độ cổng (Gate Level)

    • Thực hành tiến hành Compile và so sánh

    • Thực hành kiểm tra Report sau khi Compile

Những gì đạt được thông qua bài thực hành tổng hợp (synthesis)

  • Trải nghiệm môi trường sử dụng trong thực tế và Design Compiler được sử dụng nhiều nhất.

  • Bạn có thể tạo ra sự khác biệt cho bản thân thông qua bản tự giới thiệu (CV) và nâng cao năng lực cạnh tranh của mình.


Chuẩn bị

  • Vì đây là quá trình Mapping mạch điện được thiết kế bằng ngôn ngữ thành các Gate có 'thực thể', nên cần có các kiến thức tiên quyết dưới đây

    • Mạch logic kỹ thuật số

    • Nguyên lý hoạt động của CMOS

    • Kiến thức cơ bản về ngôn ngữ Verilog

    • [Khóa học Inflearn] Khuyên bạn nên nghe Basic Design Synthesis Training trước.
      https://inf.run/XkbCP

  • Môi trường Linux

    • Trong thực tế, môi trường Linux được sử dụng.

    • Khác với Windows, đây là phương thức giao tiếp với máy tính chủ yếu bằng cách nhập lệnh.

    • Sẽ rất hữu ích nếu bạn biết các câu lệnh chính được sử dụng trong Linux.

  • TCL để giao tiếp với công cụ EDA

    • Đây là ngôn ngữ dạng thông dịch, và hầu hết các công cụ EDA đều hoạt động thông qua giao diện TCL.


    • Nếu bạn muốn tìm việc trong lĩnh vực thiết kế mạch kỹ thuật số, bạn nên dành thời gian rảnh rỗi để học tập thêm.


Trang web tham khảo nội dung học tập liên quan đến bài giảng

  • TCL là ngôn ngữ Script được sử dụng nhiều nhất trong lĩnh vực PI / PD

6월

16일

챌린지 시작일

2026년 6월 16일 AM 12:00

챌린지 종료일

2026년 6월 29일 AM 08:00

챌린지 커리큘럼

Tất cả

17 bài giảng ∙ (3giờ 7phút)

Tài liệu khóa học:

챌린지 전용 수업

챌린지에서 배워요

  • Trải nghiệm trước môi trường làm việc thực tế, bao gồm cả môi trường Linux

  • Trải nghiệm công cụ tổng hợp (Synthesis Tool) được sử dụng nhiều nhất trong thực tế.

  • Chỉ với một trải nghiệm duy nhất, bạn có thể viết được một bản tự giới thiệu bản thân đầy khác biệt và có sức cạnh tranh.

Khuyến nghị cho
những người này

Khóa học này dành cho ai?

  • Người đang chuẩn bị xin việc

  • Những người muốn thay đổi công việc sang lĩnh vực thiết kế và thực thi bán dẫn

Cần biết trước khi bắt đầu?

  • Luồng cơ bản trong thiết kế mạch kỹ thuật số

  • Verilog HDL

  • Mạch logic

  • [Khóa học Inflearn] Basic Design Synthesis Training (Triển khai thiết kế mạch kỹ thuật số)

Đánh giá

Chưa có đủ đánh giá.
Hãy trở thành tác giả của một đánh giá giúp mọi người!

취소 및 환불 규정
챌린지는 지식공유자가 설정한 수업 최소 정원이 충족되지 않을 경우, 폐강 안내가 고지되며 결제 내역이 자동취소됩니다.

Khóa học khác của MetaEncore

Hãy khám phá các khóa học khác của giảng viên!

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)Hình thu nhỏ khóa học

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)

MetaEncore

6.892.475 ₫

Nhập môn / EDA, digital-logic, vlsi, soc, asic

5.0

(6)

Chip bán dẫn được thiết kế và sản xuất qua những giai đoạn nào? Chúng ta sẽ tìm hiểu từng bước về các khái niệm cơ bản của mạch logic cần thiết trong công việc PI (Physical Implementation) / PD (Physical Design) và quy trình thiết kế chip (Chip Design Flow), đồng thời xem xét các khái niệm chính của quá trình tổng hợp (synthesis) dựa trên các công cụ được sử dụng trong thiết kế mạch chip kỹ thuật số thực tế.

Nhập môn

Nhập môn

EDA, digital-logic, vlsi

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)Hình thu nhỏ khóa học

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)

MetaEncore

6.892.475 ₫

Nhập môn / EDA, digital-logic, vlsi, soc, asic

5.0

(6)

Basic UVM Testbench ( Xác thực thiết kế mạch )Hình thu nhỏ khóa học

Basic UVM Testbench ( Xác thực thiết kế mạch )

MetaEncore

9.189.967 ₫

Cơ bản / Verilog HDL, system-verilog, uvm

5.0

(4)

Nhiệm vụ
Nhiệm vụ

Thông qua khóa học này, bạn sẽ hiểu về thư viện UVM Class và nắm vững kỹ thuật thiết kế Testbench sử dụng UVM.

Cơ bản

Cơ bản

Verilog HDL, system-verilog, uvm

Basic UVM Testbench ( Xác thực thiết kế mạch )Hình thu nhỏ khóa học

Basic UVM Testbench ( Xác thực thiết kế mạch )

MetaEncore

9.189.967 ₫

Cơ bản / Verilog HDL, system-verilog, uvm

5.0

(4)

Nhiệm vụ
Nhiệm vụ
Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )Hình thu nhỏ khóa học

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

MetaEncore

9.189.967 ₫

Cơ bản / Verilog HDL, system-verilog, verification, system-verilog-dpi

4.7

(11)

Nhiệm vụ
Nhiệm vụ

Bạn sẽ học được cú pháp cơ bản của SystemVerilog và kỹ thuật thiết kế testbench sử dụng Class của SystemVerilog. Ngoài ra, bạn có thể trải nghiệm và học toàn bộ chu trình cơ bản của việc xác minh thiết kế mạch phần cứng bằng cách sử dụng VCS của Synopsys - công cụ EDA được sử dụng trong thực tế. Từ khóa liên quan 시스템베릴로그, 시스템베리로그, SystemVerilog, 베릴로그, 베리로그, Verilog, SOC, 회로설계, 회로검증, 검증, Verification, 칩설계, 칩검증, 삼성전자, 하이닉스, 신입교육, 사내교육, 시높시스, VCS, 반도체, 취업, 경력, 펩리스

Cơ bản

Cơ bản

Verilog HDL, system-verilog, verification

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )Hình thu nhỏ khóa học

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

MetaEncore

9.189.967 ₫

Cơ bản / Verilog HDL, system-verilog, verification, system-verilog-dpi

4.7

(11)

Nhiệm vụ
Nhiệm vụ

모집 인원 5명

2.297.492 ₫