inflearn logo
강의

Khóa học

Chia sẻ kiến thức
inflearn logo
Challenge
모집 마감
Hardware

/

Semiconductor

[Thử thách Thực hành Tổng hợp 2 tuần Kỳ 1] Trải nghiệm tổng hợp RTL trong môi trường thực tế (Synopsys Design Compiler)

Lịch tuyển sinh: 23/12/2025 (Thứ Ba) ~ 05/01/2026 (Thứ Hai) Đóng khi đủ 5 người đăng ký đầu tiên Lịch học: 06/01/2026 (Thứ Ba) ~ 19/01/2026 (Thứ Hai) Nội dung: Thực hành quy trình chuyển đổi mã thiết kế mạch số ở mức RTL được mô tả bằng HDL thành logic gate

Verilog HDL
synthesis
digital-logic

17개 수업 학습

질문하고 즉시 답을 얻어요.

MetaEncore님과 함께해요!

156

Học viên

23

Đánh giá

33

Trả lời

4.7

Xếp hạng

9

Các khóa học

Nhu cầu thị trường đối với các loại chip chuyên dụng (ASIC, application-specific integrated circuit) như AI (Trí tuệ nhân tạo) và IoT (Internet vạn vật) đang ngày càng tăng cao, và trên thực tế có rất nhiều loại chip đang được thiết kế, nhưng hiếm khi chúng thực sự dẫn đến những thay đổi thực tế trong cuộc sống.

Đó là bởi vì nhiều thiết kế ASIC bị lỗi về mặt chức năng hoặc không đáp ứng được các điều kiện hiệu suất như kế hoạch đã đề ra. Để tạo ra những loại bán dẫn tốt giúp cuộc sống của chúng ta trở nên phong phú hơn, cần có các dịch vụ cung cấp khả năng kiểm chứng tính năng và hiệu suất nâng cao, có thể xử lý được những thiết kế ngày càng quy mô và phức tạp. MetaEncore là công ty hướng tới mục tiêu gia tăng số lượng các loại bán dẫn mang lại lợi ích cho con người bằng cách cung cấp những dịch vụ như vậy.

Thêm
1poster

*Bắt buộc xác nhận lịch tuyển sinh và lịch học, bắt buộc điền khảo sát sau khi đăng ký khóa học

Vui lòng kiểm tra!

  • Khóa học này bao gồm quyền sử dụng công cụ Synopsys trong 2 tuần và tập trung vào cách sử dụng công cụ.

  • Công cụ Synopsys thường chỉ có thể được sử dụng bởi những người đang làm việc trong ngành, tuy nhiên,

    Lần này chúng tôi cung cấp cơ hội trải nghiệm trực tiếp chỉ dành cho học viên tham gia khóa học thử thách.


  • Sau khi đăng ký, bạn phải hoàn thành bảng khảo sát để có thể nhận quyền sử dụng công cụ.

[Thử thách Thực hành Tổng hợp 2 tuần - Kỳ 1]

Lịch tuyển dụng: 9:00 sáng ngày 23-12-2025 ~ 5:00 chiều ngày 05-01-2026

Lịch học: 06-01-2026 9:00 sáng ~ 19-01-2026 5:00 chiều

*Lịch trình khóa học và lịch sử dụng công cụ Design Compiler là giống nhau.


Tổng hợp (Synthesis)

Tổng hợp là gì?

  • Chuyển đổi thiết kế ở mức Register Transfer Level được viết bằng HDL như Verilog sang mức Gate Level

  • Trong quá trình chuyển đổi, tối ưu hóa Design theo ràng buộc Synopsys Design Constraint

  • Cuối cùng, thực hiện Mapping với Standard cell do Foundry cung cấp


Tầm quan trọng của kinh nghiệm tổng hợp

Tạo hồ sơ tự giới thiệu thuyết phục

Trong ngành, các công ty ưu tiên tuyển dụng nhân viên mới có kinh nghiệm về tổng hợp và xác minh thời gian.
Tuy nhiên, để có được kinh nghiệm về tổng hợp đòi hỏi rất nhiều chi phí và thời gian.
Ngành công nghiệp yêu cầu kinh nghiệm, nhưng các khóa đào tạo offline cũng có tỷ lệ cạnh tranh cao.
Khóa học này cung cấp môi trường đào tạo được triển khai giống hệt môi trường sử dụng trong thực tế.
Sử dụng Design Compiler của Synopsys, công cụ được sử dụng nhiều nhất trong thực tế.
Thông qua khóa học này, bạn sẽ có thể tạo ra một hồ sơ xin việc cạnh tranh trong quá trình tuyển chọn khóa đào tạo offline và thị trường việc làm.


Khóa học trực tuyến thực hành tổng hợp đầu tiên tại Hàn Quốc

Những nội dung được đề cập trong bài giảng thực hành tổng hợp

  • # Phần 1. Chuẩn bị môi trường thực hành


    • Bạn có thể thiết lập môi trường thực hành trong vòng 5 phút.

  • Phần 2. Chuẩn bị thiết kế thực hành

    • Thực hành cách đọc RTL Design được mô tả bằng HDL code đã cung cấp vào Tool

    • Thực hành quy trình kiểm tra RTL Design đã đọc vào

    • Thực hành các phương pháp truy cập vào từng Object

  • Phần 3. Mô tả Synopsys Design Constraints

    • Thực hành khai báo Clock - trái tim của mạch số

    • Thực hành Modeling môi trường bên ngoài Chip

    • Thực hành các biến thể và trường hợp ngoại lệ của kiểm tra timing cơ bản

  • # Phần 4.

    • Chuẩn bị thực hành cho việc Compile đến Gate Level

    • Thực hành và so sánh quá trình Compile

    • Các báo cáo cần kiểm tra sau khi Compile - Thực hành

Những gì đạt được thông qua bài giảng thực hành tổng hợp

  • Trải nghiệm môi trường được sử dụng trong thực tế và Design Compiler được sử dụng nhiều nhất.

  • Bạn có thể tạo sự khác biệt cho bản giới thiệu bản thân của mình, đồng thời nâng cao tính cạnh tranh.


Chuẩn bị

  • Đây là quá trình Mapping mạch được thiết kế bằng ngôn ngữ thành Gate có 'thực thể', do đó cần có kiến thức tiên quyết sau đây

    • Mạch logic số

    • Nguyên lý hoạt động của CMOS

    • Kiến thức cơ bản về ngôn ngữ Verilog

    • [Inflearn Online Classes] Khuyến nghị học Basic Design Synthesis Training trước.
      https://inf.run/xc2V3

  • Môi trường Linux

    • Trong thực tế, chúng ta sử dụng môi trường Linux.

    • Khác với Window, đây là phương thức giao tiếp với máy tính chủ yếu thông qua việc nhập lệnh.

    • Biết các lệnh chính được sử dụng trong Linux sẽ rất hữu ích.

  • Công cụ TCL để giao tiếp với công cụ EDA

    • Đây là ngôn ngữ dạng interpreter và hầu hết các công cụ EDA hoạt động thông qua giao diện TCL.


    • Nếu bạn muốn xin việc theo hướng thiết kế mạch số, thì nên tranh thủ thời gian để học tập.


Các trang web tham khảo về nội dung học tập liên quan đến khóa học

  • TCL - ngôn ngữ Script được sử dụng nhiều nhất trong lĩnh vực PI / PD

1월

6일

챌린지 시작일

2026년 1월 6일 AM 12:00

챌린지 종료일

2026년 1월 19일 AM 08:00

챌린지 커리큘럼

Tất cả

17 bài giảng ∙ (3giờ 7phút)

챌린지에서 배워요

  • Trải nghiệm trước môi trường Linux cũng như môi trường làm việc thực tế

  • Trải nghiệm công cụ Synthesis Tool được sử dụng nhiều nhất trong thực tế

  • Có thể viết thư giới thiệu bản thân có tính cạnh tranh và khác biệt chỉ với một lần trải nghiệm

Khuyến nghị cho
những người này

Khóa học này dành cho ai?

  • Người đang chuẩn bị xin việc

  • Người muốn chuyển đổi công việc sang thiết kế và triển khai bán dẫn

Cần biết trước khi bắt đầu?

  • Quy trình cơ bản thiết kế mạch số

  • ``` Verilog HDL ```

  • Mạch logic

  • [Khóa học Inflearn] Basic Design Synthesis Training (Triển khai thiết kế mạch số)

Đánh giá

Chưa có đủ đánh giá.
Hãy trở thành tác giả của một đánh giá giúp mọi người!

취소 및 환불 규정
챌린지는 지식공유자가 설정한 수업 최소 정원이 충족되지 않을 경우, 폐강 안내가 고지되며 결제 내역이 자동취소됩니다.

Khóa học khác của MetaEncore

Hãy khám phá các khóa học khác của giảng viên!

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )Hình thu nhỏ khóa học

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

MetaEncore

9.196.946 ₫

Cơ bản / Verilog HDL, system-verilog, verification, system-verilog-dpi

4.7

(11)

Nhiệm vụ
Nhiệm vụ

Bạn sẽ học được cú pháp cơ bản của SystemVerilog và kỹ thuật thiết kế testbench sử dụng Class của SystemVerilog. Ngoài ra, bạn có thể trải nghiệm và học toàn bộ chu trình cơ bản của việc xác minh thiết kế mạch phần cứng bằng cách sử dụng VCS của Synopsys - công cụ EDA được sử dụng trong thực tế. Từ khóa liên quan 시스템베릴로그, 시스템베리로그, SystemVerilog, 베릴로그, 베리로그, Verilog, SOC, 회로설계, 회로검증, 검증, Verification, 칩설계, 칩검증, 삼성전자, 하이닉스, 신입교육, 사내교육, 시높시스, VCS, 반도체, 취업, 경력, 펩리스

Cơ bản

Cơ bản

Verilog HDL, system-verilog, verification

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )Hình thu nhỏ khóa học

Basic SystemVerilog Testbench ( Xác minh thiết kế mạch )

MetaEncore

9.196.946 ₫

Cơ bản / Verilog HDL, system-verilog, verification, system-verilog-dpi

4.7

(11)

Nhiệm vụ
Nhiệm vụ
Basic UVM Testbench ( Xác thực thiết kế mạch )Hình thu nhỏ khóa học

Basic UVM Testbench ( Xác thực thiết kế mạch )

MetaEncore

9.196.946 ₫

Cơ bản / Verilog HDL, system-verilog, uvm

5.0

(4)

Nhiệm vụ
Nhiệm vụ

Thông qua khóa học này, bạn sẽ hiểu về thư viện UVM Class và nắm vững kỹ thuật thiết kế Testbench sử dụng UVM.

Cơ bản

Cơ bản

Verilog HDL, system-verilog, uvm

Basic UVM Testbench ( Xác thực thiết kế mạch )Hình thu nhỏ khóa học

Basic UVM Testbench ( Xác thực thiết kế mạch )

MetaEncore

9.196.946 ₫

Cơ bản / Verilog HDL, system-verilog, uvm

5.0

(4)

Nhiệm vụ
Nhiệm vụ
Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)Hình thu nhỏ khóa học

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)

MetaEncore

6.897.710 ₫

Nhập môn / EDA, digital-logic, vlsi, soc, asic

5.0

(6)

Chip bán dẫn được thiết kế và sản xuất qua những giai đoạn nào? Chúng ta sẽ tìm hiểu từng bước về các khái niệm cơ bản của mạch logic cần thiết trong công việc PI (Physical Implementation) / PD (Physical Design) và quy trình thiết kế chip (Chip Design Flow), đồng thời xem xét các khái niệm chính của quá trình tổng hợp (synthesis) dựa trên các công cụ được sử dụng trong thiết kế mạch chip kỹ thuật số thực tế.

Nhập môn

Nhập môn

EDA, digital-logic, vlsi

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)Hình thu nhỏ khóa học

Đào tạo Tổng hợp Thiết kế Cơ bản (Triển khai thiết kế mạch kỹ thuật số)

MetaEncore

6.897.710 ₫

Nhập môn / EDA, digital-logic, vlsi, soc, asic

5.0

(6)

2.299.237 ₫