Vivado config 파일 수정 관련 질문드립니다.

안녕하세요!알려주신 이 부분은 chipset 을 결정하는 부분인데요.(사진)Zybo 대신 어떤 보드를 사용하시는지 모르겠지만,Zybo 계열의 chipset 이 아니라면, 사용하시는 보드의 chipset 부분을 1로 하여 재설치 를 추천드립니다.(어쩌면 보드파일의 문제가 아닐지도..?!)즐공하세요!

txt 파일 gvim 시 index 표기

안녕하세요!vim 의 line number 표시를 물어보신 것 같은데요.https://github.com/matbi86/share_code/blob/master/env_linux/.vimrc다음 코드에서 녹색 박스에 해당합니다.알려드린 .vimrc 파일을 home 폴더에 넣으시면 되실꺼에요.(사진)

FPGA와 Verilog HDL 강의 질문드립니다.

안녕하세요!전달드린 Source code 는 환경을 타지 않습니다.다만 질문주신 내용은 이 Source code 를 컴파일하여 시뮬레이션을 보는 과정의 방법이 다른 것 같아요.Windows 에서 진행하실 수 있다면 가능합니다.다만 시뮬레이션은.. 강의처럼 리눅스를 추천드립니다. (편해요)즐공하세요!

Network error: Connection refused

안녕하세요!해당 이슈는 원인이 다양한데요.AI 인턴이 작성해준 방안을 해보시고 알려주시겠어요?제가 보기에는 적절한 방안으로 생각돼요.

DISCORD 멤버십 인증 수락 부탁드립니다.

안녕하세요!멤버십 추가 했습니다. 🙂(사진) ==================개인 상담 내용은, 글 내용이 머리속에 정리가 잘 안되서... 원하시는 부분이 무엇인지 정리를 해서 올려주시면 확인해볼께요.요점을 잘 모르겠어요 ㅠ

true_dpbram.v 질문

안녕하세요 🙂AI 인턴이 잘 달아주었는데요.FPGA 의 BRAM data sheet 를 보면, 별도의 reset 은 없습니다. (ASIC 은 SRAM)BRAM 영역 전체를 초기화 하는 것은 비효율 적일 수 있고요. Power 소모와 초기화 로직이 필요함.현업 설계에서는 전원을 키면 unknown 상태임을 가정하고 설계를 하고 있어요.즉 전원을 키고 나서, 동일 address 를 Write 를 하고 난 이후에 Read 하면 write 했던 값이 의도했던 대로 read 가 되는데요. 만약 전원을 키고 나서, 동일 address 를 Write 없이 바로 Read 하면 unknown 이 읽힌다는 뜻입니다. 이는 100% 오동작입니다. (이걸 의도하고 설계하지는 않겠죠..?!!)따라서 "BRAM 메모리 값을 초기화할 필요가 없어서 reset_n 신호를 넣지 않으신 건지 궁금합니다!""reset_n을 넣는다고 해서 BRAM 내부 데이터 전체가 자동으로 0으로 클리어되지는 않아요. 대부분의 FPGA BRAM은 전원 인가 시 undefined 상태이며, reset 신호와 무관하게 별도의 초기화 동작이 필요합니다. 필요하다면 이 초기화 동작은 (방법은 여러가지가 있겠지만) 설계자가 직접 Write 를 해주시면 되겠죠?!"즐공하세요!

IP 생성 시 어드레스 오류

안녕하세요 🙂질문을 정확하게 이해한건지는 모르겠는데요.(사진)size 부분을 편집할 수 있으면 좋겠는데, 현재 16B 로 size 가 잡혀있는 것 같아요.16 Byte 면 4 개의 register 를 사용할 수 있는데요.다행히? 강의에서 4개만 사용중인지라, 동작에는 문제가 없어보여요.PS 영역에서 접근할 수 있는 baseaddr 와 size 가 정확하다면 큰? 문제는 없을 것 같습니다.즐공하세요 🙂

Launch Hardware 후 오류

아.. Verilog 강의에 이 질문이 달린거군요 허허 ㅎㅎhttps://www.inflearn.com/community/questions/1548875/launch-hardware-%EC%98%A4%EB%A5%98===============이 부분은 Xilinx 사 문제 같은데요. 해결방법은 저도 잘 모르는 관계로.. 유사한 현상? 은 본적이 있는데, 무시하고 다시 하면 되더라고요 ㅎㅎ강의 진행에 불편함은 있겠지만 문제가 없다면, 강의내용을 먼저 진행하시는게 좋아보여요.즐공하세요!

Launch Hardware 오류

안녕하세요!잘 되던게 안되는 상황인 것 같은데요. 저도 해당 error 는 처음 봐서, GPT 를 통해서 답을 드립니다.다음 내용을 참고해 보시겠어요??=======================================================이 오류는 Vitis에서 "Launch Hardware" 실행 시 발생하는 "can't read 'map': no such variable" 오류로 보입니다.해결 방법을 아래와 같이 시도해보세요.1. Tcl 스크립트 관련 오류 확인이 오류는 종종 Vitis의 내부 Tcl 스크립트에서 변수를 찾을 수 없을 때 발생합니다.Vitis를 재시작한 후 다시 실행해 보세요.새 프로젝트를 만들어 동일한 문제가 발생하는지 확인해 보세요.2. Vitis 환경 변수 초기화Vitis가 올바르게 환경을 설정하지 못했을 가능성이 있습니다.Vitis를 관리자 권한으로 실행아래 명령어를 실행 후 다시 시도bash복사편집xsct source /settings64.sh3. FPGA 보드 연결 확인터미널 로그를 보면 Zybo Z7 보드가 정상적으로 감지된 것 같지만, 문제 해결을 위해 다음을 확인하세요.USB 케이블이 정상적으로 연결되어 있는지 확인보드를 리부팅 후 다시 시도xsct를 실행하고 아래 명령으로 JTAG 장치를 확인tcl복사편집connect targets4. JTAG 드라이버 문제 해결Windows의 경우 "Device Manager" 에서 Digilent JTAG 또는 Xilinx USB 장치가 인식되는지 확인만약 장치가 표시되지 않는다면, Digilent 또는 Xilinx USB 드라이버를 재설치5. Vitis 프로젝트 다시 빌드아래 순서로 다시 진행프로젝트 Clean (Project → Clean...)다시 빌드 (Build Project)Launch Hardware 다시 실행위 방법들을 순차적으로 시도해보시고, 해결되지 않으면 추가 로그를 공유해 주세요!

깃허브 내 파일 확인부탁드립니다 ㅜㅜ

안녕하세요 🙂 헷갈리게 해드렸네요. ㅠㅠ문구를 추가했습니다. 즐공하세요!(사진)