inflearn logo
강의

講義

知識共有

設計独学味比の実戦 AI HW設計のためのバイブル、CNN演算完全征服

[AI HW Lab2] CNN Verilog HDL Practice 3 (Simulation) - トラブルシューティング

Data형태에 따른 AI가속기 구현 질문

223

aaabb12

投稿した質問数 1

1

안녕하세요, 강의를 수강하다가 궁금한 점이 있어서 질문드립니다.

강의에서 사용한 Data는 기본 integer를 사용하여 MAC연산을 rtl로 구현 시 +, * 연산자들을 이용하여 구현을 하셨는데 만약 입력으로 들어오는 feature, 학습이 완료된 weight들이 Floating point 32, Brain Floating16 등의 형태를 가지고 있다면 해당 데이터형에 알맞은 ALU 를 따로 설계 후 instance해오는 방식으로 Core를 설계하는지, 그리고 실제 일반적인 AI 가속기 구현 시 주로 어떤 형태의 Data형을 더 많이 사용하는지 궁금합니다!

 

==================

verilog-hdl fpga 임베디드 cnn

回答 1

0

semisgdh

안녕하세요 🙂

입력 데이터가 FP32, BP16 등과 같은 부동소수점 데이터일 경우, 해당 데이터형을 지원하는 연산 장치(ALU)를 설계하거나 외부에서 가져와 사용하게 됩니다. 설계 방안은 다음과 같습니다:

  • 부동소수점 데이터의 경우 IEEE 754 표준에 따라 덧셈/곱셈 연산기를 설계해야 합니다.

  • 이를 위해 정밀도와 연산 속도 요구 사항에 맞는 가감산기 및 곱셈기 등을 RTL로 직접 설계하거나, 오픈소스 IP 또는 상용 IP를 사용하는 방식을 고려합니다.

  • 예를 들어, BF16을 사용하는 경우 FP32보다 간소화된 연산기를 설계할 수 있어 전력과 면적을 절감할 수 있습니다.

 

말씀해주신 full FP 를 쓰는 방법도 있지만, 정확도를 최대한 유지하면서 Int 를 가져가는게 PPA 측면에서 유리하기 때문에, Mixed precision 방식을 많이 사용하는 것 같습니다.

즐공하세요 🙂

[AI HW Lab2] CNN Verilog HDL Practice 1 (Simulation) - 문제설명편 ppt

1

106

2

[AI HW Lab1] CNN Core C 코딩 (Golden Model 만들기)

1

93

2

spartan7 fgga484보드

1

78

1

soft reset관련 질문드립니다!!

1

62

2

예제 코드 환경설정

1

77

2

HW 언어 for loop 해석

1

57

3

수업자료 관련 질문드립니다.

1

76

2

FPGA 기반 ASIC 설계 검증 시 다차원 배열 처리 방식 및 강의 수강 순서 고민

1

105

2

Fpga에 ai 가속기를 사용하는 이유

2

424

2

AI HW 11장 관련 질문드립니다.

1

114

2

소프트 맥스 관련 질문드립니다.

1

204

1

cnn_core simulaiton

2

282

3

zynq z7 10 parameter 크기

1

208

2

ip 패키징 질문

1

287

1

Image 인식 가속 모델을 설계하려면

1

309

2

이 강의 수강을 위해 fpga 구입이 필요할까요?

2

368

2

혹시 AI 관련 강의도 Zybo Board가 필요한가요?

1

292

2

cnn_kernel.v 코드질문입니다.

1

198

1

6장2부 15분 12초 왜 feature map size가 변경되지 않나요?

1

256

2

zybo z7 케이블 관련 질문

1

363

1

CNN layer별 연산

1

274

2

CNN Core에 weight 와 input feature map 관련해서 질문있습니다!

1

261

1

Linux 및 외장 하드 사용에 관한 질문

1

270

2

CNN가속기 질문

1

363

1