CNN Core에 weight 와 input feature map 관련해서 질문있습니다!
안녕하세요 맛비님 강의 아주 유용하게 잘 보고 있습니다.
다름이 아니라 Full connected core를 설계하실 때는 Bram을 사용 하여 weight값과 input feature map 값을 읽어 왔던 것으로 기억을 하는데 CNN core에서는 Bram을 사용하지 않는것 같아서요. 혹시 이유가 있을까요?
回答 1
0
안녕하세요 🙂
굉장히 훌륭한 접근입니다.
이유는 강의 실습코드의 복잡성 때문이에요. 강의를 만들당시 Core 연산에 집중해서 만들었습니다.
알고계신대로 BRAM 에 값을 저장해서 사용하는 구조로 만드셔도 됩니다. (그게 실제 NPU 설계 접근에도 맞고요)
다만, BRAM 에 data 를 저장하는 과정을 하기 위한, DMA (Direct Memory Access) 설계가 필요하고요.
Verilog HDL Season2 에 다루긴 했는데, 설계 난이도는 현업4년차 이상이라고 생각해요.
DMA 설계까지 가능하면, 알고계신 가속기 형태를 만드실 수 있을꺼에요.
즐공하세요 🙂
보드 관련 질문 드립니다.
1
87
2
[AI HW Lab2] CNN Verilog HDL Practice 1 (Simulation) - 문제설명편 ppt
1
162
2
[AI HW Lab1] CNN Core C 코딩 (Golden Model 만들기)
1
143
2
spartan7 fgga484보드
1
113
1
soft reset관련 질문드립니다!!
1
87
2
예제 코드 환경설정
1
114
2
HW 언어 for loop 해석
1
83
3
수업자료 관련 질문드립니다.
1
95
2
FPGA 기반 ASIC 설계 검증 시 다차원 배열 처리 방식 및 강의 수강 순서 고민
1
135
2
Fpga에 ai 가속기를 사용하는 이유
2
539
2
AI HW 11장 관련 질문드립니다.
1
139
2
소프트 맥스 관련 질문드립니다.
1
225
1
Data형태에 따른 AI가속기 구현 질문
1
253
1
cnn_core simulaiton
2
308
3
zynq z7 10 parameter 크기
1
225
2
ip 패키징 질문
1
314
1
Image 인식 가속 모델을 설계하려면
1
336
2
이 강의 수강을 위해 fpga 구입이 필요할까요?
2
394
2
혹시 AI 관련 강의도 Zybo Board가 필요한가요?
1
322
2
cnn_kernel.v 코드질문입니다.
1
224
1
6장2부 15분 12초 왜 feature map size가 변경되지 않나요?
1
290
2
zybo z7 케이블 관련 질문
1
395
1
CNN layer별 연산
1
304
2
Linux 및 외장 하드 사용에 관한 질문
1
295
2