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【2週間合成実習チャレンジ1期】実務環境（Synopsys Design Compiler）RTL合成を体験する

募集日程: 2025-12-23(火) ~ 2026-01-05(月) 先着順5名締切 講義日程: 2026-01-06(火) ~ 2026-01-19(月) 内容: HDLで記述されたRTLレベルのデジタル回路設計コードを論理ゲートに変換する過程を実習

Verilog HDL
synthesis
digital-logic

17개 수업 학습

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MetaEncore님과 함께해요!

156

受講生

23

受講レビュー

33

回答

4.7

講座評価

9

講座

AI（人工知能）やIoT（モノのインターネット）など、注文型チップ（ASIC、特定用途向け集積回路）に対する市場の要求は増え続けており、実際に多くのチップが設計されていますが、実質的な生活の変化にまでつながるケースは稀です。

多くのASIC設計が機能的にエラーがあったり、計画していた性能条件を満たせなかったりするためです。優れた半導体を作り、私たちの生活をより豊かにするためには、大規模化し複雑化した設計を扱える高度な機能および性能検証を提供するためのサービスが必要です。メタアンコール（MetaEncore）は、そのようなサービスを提供することで、人々に利益をもたらす半導体が増えることを目指している会社です。

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*募集および講義日程の確認必須、講義申請後のアンケート作成必須

確認してください!

  • 本講義はSynopsysツール2週間使用権が含まれた、ツールの使用方法を中心とした講義です。

  • Synopsysツールは一般的には現職在職者のみが使用できるツールですが、

    今回のチャレンジ講座の受講生に限り、直接使ってみることができる機会を提供いたします。


  • 申請後、アンケートへの必須記入をお願いいたします。ツールの使用権限を提供するために必要となります。

[2週間合成実習チャレンジ1期]

募集期間:2025年12月23日 午前9:00 ~ 2026年1月5日 午後5:00

講義日程：2026-01-06 午前9:00 ~ 2026-01-19 午後5:00

※講義スケジュールとDesign Compiler Toolの使用権スケジュールは同一です。


合成 (Synthesis)

合成とは？

  • Verilog のような HDL で記述された Register Transfer Level の Design を Gate Level に変換

  • 変換過程でSynopsys Design Constraintという制約条件に合わせてDesignを最適化

  • 最終的にFoundryから提供されるStandard cellにMapping


合成経験の重要性

説得力のある自己紹介書の作成

業界では合成およびタイミング検証の経験がある新入社員を好みます。
しかし、合成を経験するためには多くの費用と時間がかかります。
業界では経験を求めていますが、オフライン教育課程も競争率が高いです。
本講義は実務で使用する環境をそのまま実装し、教育環境を提供します。
実務で最も多く使用されるSynopsys社のDesign Compilerを使用します。
本講義を通じて、オフライン教育課程の選抜と就職市場で競争力のある自己紹介書を作成できるようになります。


国内初の合成実習オンライン講義

合成実習講義で扱うこと

  • セクション1. 実習環境の準備


    • 5分以内に実習環境を整えることができます。

  • セクション2. 実習デザインの準備

    • 提供されたHDLコードで記述されたRTL DesignをToolに読み込む方法の実習

    • RTL Designを読み込んでCheckするプロセスの実習

    • 各Objectにアクセスする方法の実習

  • セクション3. Synopsys Design Constraints 記述

    • デジタル回路の核心であるClock宣言実習

    • Chip外部環境Modelingの実習

    • 基本的なタイミング検証の変形と例外事項の実習

  • セクション4。

    • Gate Levelへのコンパイルのための準備実習

    • # Translation Compile進行実習及び比較 --- **Note**: This appears to be a title or heading. The translation maintains the original structure as a single line as required.

    • Compile後に確認すべきReport実習

合成実習講義を通じて得られるもの

  • 実務で使用する環境と最も多く使用されるDesign Compilerを経験します。

  • 自己紹介書の差別化を図りながら、競争力を持つことができます。


準備事項

  • 言語で設計された回路を「実体」のあるGateにMappingする過程であるため、以下の前提知識が必要

    • デジタル論理回路

    • CMOS動作原理

    • Verilog言語に関する基礎知識

    • [Inflearn講座] Basic Design Synthesis Trainingを先に受講することをお勧めします。
      https://inf.run/xc2V3

  • Linux環境

    • 実務ではLinux環境を使用します。

    • Windowsとは異なり、主にコマンドを入力してコンピュータと対話する方式です。

    • Linuxで使用する主要なコマンドを知っていると役立ちます。

  • EDAツールと通信するためのTCL

    • インタープリタ方式の言語であり、EDAツールはほとんどがTCL interfaceで動作します。


    • デジタル回路設計の方向で就職したいのであれば、隙間時間を利用して勉強するのが良いです。


講義に関連する学習内容の参考サイト

1월

6일

챌린지 시작일

2026년 1월 6일 午前 12:00

챌린지 종료일

2026년 1월 19일 午前 08:00

챌린지 커리큘럼

全体

17件 ∙ (3時間 7分)

챌린지에서 배워요

  • Linux環境をはじめとする実務環境を事前に体験

  • 実務で最も多く使用されるSynthesis Toolを体験してみる

  • たった一度の経験で差別化され、競争力のある自己紹介書の作成が可能

こんな方に
おすすめです

学習対象は
誰でしょう？

  • 就職活動中の方

  • 半導体設計実装への業務変更をご希望の方

前提知識、
必要でしょうか？

  • デジタル回路設計の基本フロー

  • Verilog HDL

  • 論理回路

  • [Inflearn講座] Basic Design Synthesis Training (デジタル回路設計実装)

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