EasyFPGA
@easyfpga
Students
566
Reviews
33
Course Rating
4.5
Posts
Q&A
7๊ฐ์์ ์ค์ตํ๋ ค๋ฉด FPGA ๋ณด๋๊ฐ ํ์ํ์ง ๊ถ๊ธํฉ๋๋ค.
์ค์ต์ ์ํด์๋ FPGA ๋ณด๋๊ฐ ํ์ํฉ๋๋ค. ๋ง์ฝ์ FPGA ๋ณด๋๊ฐ ์๋ค๋ฉด, ์๋ฎฌ๋ ์ด์ ๊น์ง๋ง ์งํํ์๋ ๊ฒ์ ๋ชฉํ๋ก ํ์๋ ๊ฒ์ด ์ข์ ๊ฒ ๊ฐ์ต๋๋ค."๋งจ ์ฒ์์ ์ค์ ์์ ๋ณด๋ ์ค์ ์ด ์๋๋ฐ" ์ด ๋ถ๋ถ์ ์กฐ๊ธ ๋ ์์ธํ ์ค๋ช ๋ถํ๋๋ฆฝ๋๋ค.
- 0
- 1
- 27
Q&A
5์ฅ ๊ฐ์ ๋ ธํธ ํ์ธ ๋ถํ๋๋ฆฝ๋๋ค.
๋ง์ํ์ ๋ด์ฉ ํ์ธํด ์์ ํ์ต๋๋ค. ๋ฒ๊ฑฐ๋กญ๊ฒ ํด๋๋ ค ์ฃ์กํฉ๋๋ค.๊ฐ์ฌํฉ๋๋ค.
- 0
- 2
- 46
Q&A
RTL
์๋ ํ์ธ์.๋ณธ ๊ฐ์๋ system-verilog ๊ธฐ๋ฐ์ผ๋ก ํ๊ณ ์์ต๋๋ค. ํด๋น ์ฝ๋๋ฅผ AI๋ฅผ ์ด์ฉํด์ VHDL๋ก ๋ณํ ํ, ์ฝ๊ฐ๋ง ์์ ํ๋ฉด, VHDL ์ฝ๋๋ ์์ฑํ์ค ์ ์์ ๊ฒ ๊ฐ์ต๋๋ค. ๊ฐ์ ๋ง์ง๋ง์ ์ ๊ฐ ์์ฑํ uart_tx.vhd ํ์ผ์ ์ถ๊ฐ์์ผ ๋๊ฒ ์ต๋๋ค. ์๋ฎฌ๋ ์ด์ ํด์, ๊ธฐ์กด uart_tx.sv ํ์ผ๊ณผ ๋น๊ตํด๋ณด์๋ฉด ์ข๊ฒ ์ต๋๋ค.๊ฐ์ฌํฉ๋๋ค.
- 0
- 1
- 77
Q&A
๋ฉํฐ๋ฐ์ดํธํ๋ ์ ๋ก์ง ์์
๋จผ์ , ํ๋ ์์ ์ ์ํด์ผ ํฉ๋๋ค.์๋ฅผ ๋ค์ด, Start Byte(1), Command(1), Address(1), Length(1), Data[0]... Data[Length-1], CheckSum(1), EndByte(1)๊ฐ ๋ ์ ์์ต๋๋ค. ํน์ Address์์ ๋ฐ์ดํฐ๋ฅผ ์ฝ๊ฑฐ๋ ์ธ ๋ ์ฌ์ฉํฉ๋๋ค.UART์์ ์์ ๋ ๋ฐ์ดํฐ์์ Start Byte๋ฅผ ์ฐพ์ต๋๋ค.parameter START_BYTE = 8'h7B; always @(posedge clk) begin case (state) IDLE: begin if (rx_data == START_BYTE) state ์ดํ, ์ค๊ณํ ํ๋กํ ์ฝ์ ๋ฐ๋ผ์, Command, Address, Length, Data ๊ฐ์ ๊ฐ ๋ณ์์ ์ ์ฅํฉ๋๋ค.parameter START_BYTE = 8'h7B; parameter END_BYTE = 8'h7D; typedef enum logic [2:0] { IDLE, CMD, ADDR, LEN, DATA, CHKSUM, END } state_t; state_t state; reg [7:0] length; reg [7:0] data_index; reg [15:0] checksum_calc; reg [7:0] checksum_recv; always @(posedge clk or posedge reset) begin if (reset) begin state ๋ง์ง๋ง์ผ๋ก, Checksum์ ํ์ธ ๋ค, ์ด์์ด ์๋ค๋ฉด, ์์ ํ Command๊ฐ๊ณผ Address, Data์ ๋ฐ๋ผ ๋ด๋ถ Register๋ฅผ ์ค์ ํ๊ฑฐ๋, ๋ฉ๋ชจ๋ฆฌ์ ๋ฐ์ดํฐ๋ฅผ ์ ์ฅํ ์ ์์ต๋๋ค.์ ์์ ์ฝ๋๋ฅผ ์ฐธ์กฐํ๋ฉด, ๋์์ด ๋ ๊ฒ ๊ฐ์ต๋๋ค.
- 0
- 2
- 69
Q&A
vivado ์ค์น ๊ด๋ จํ์ฌ ์ง๋ฌธ ํฉ๋๋ค.
์ ๊ฐ ์ง๋ฌธ์ ์ ์ดํดํ์ง ๋ชปํด์์.Windows๊ฐ ์๋ ๋ฆฌ๋ ์ค๋ฅผ ์ฌ์ฉํ๋ค๋ ๋ป์ธ๊ฐ์? WSL(Windows Subsystem for Linux) ๊ฐ์?Vivado ์คํ ๋ฉ๋ชจ๋ฆฌ๊ฐ ๋ถ์กฑํ๋ค๋ ๋ป์ธ๊ฐ์? ์๋๋ฉด, ํน์ ๋๋ฐ์ด์ค(virtex๊ฐ์) ์ฌ์ฉ์ ์คํ ๋ฉ๋ชจ๋ฆฌ๊ฐ ๋ถ์กฑํ ๊ฒ์ธ๊ฐ์?
- 0
- 2
- 112




