Verilog FPGA Program 3 (DDR Controller, Arty A7-35T)

강의을 통하여 FPGA를 이용한 DDR Controller를 구현할 수 있습니다.

(5.0) 수강평 7개

수강생 121명

난이도 중급이상

수강기한 무제한

alex

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베릴로그

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FPGA

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베릴로그

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FPGA

질문

고민있어요

스터디

미해결
Address 증가에 대해 의문이 있습니다.
안녕하세요. mig_write, read 파일들 simulation을 돌리다가 문득 궁금해져서 질문 드립니다. 8 x 128 bits로 data를 write 할 때, 총 8번에 걸쳐 Address가 8씩 증가하는데 <
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verilog
포도시럽
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2023. 12. 06.
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미해결
Memory Address 구현 질문
안녕하세요. 강의 잘 보고 있습니다.궁금한 점이 생겨서 질문 드립니다. 저는 ALINX사에서 만든 보드를 사용하고 있습니다. FPGA는 xc7a35t이고, ddr은 MT41K256M16HA-125입니다. 4Gb짜리 d
fpga
verilog
포도시럽
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2023. 12. 01.
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미해결
ui_clk값을 낮출수 있을까요?
강의자료에는 ui_clk값이 81.2MHz로 나와있는데요, 제가 design한 블럭에 81.2MHz clk입력시, implement시 setup time부족하여 절반인 40.6MHz로 낮추고 싶습니다.제 design블럭과 memory controller간 AXI4
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verilog
nowwalk
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2023. 10. 28.
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해결
DDR Controller 핀 맵핑
안녕하세요 강사님. 실습을 zybo z7-10보드로 하는 수강생입니다. 그럴 경우에 교재 25페이지에 있는 핀 맵핑을 어떻게 해야 하나요? 회로도를 보면서 일일이 맵핑을 하려고 하는데 Pin Number, IO Standard는 감이 오는데 Bank Number,
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verilog
robin
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2023. 09. 08.
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해결
HW Bitstream 다운로드 시 에러 문의
안녕하세요. 89페이지를 실행하던 도중 오류가 생겨 문의드립니다.해당 오류를 무시하거나 해결할 수 있는 방법이 있을까요? [Labtools 27-3291] Flash Programming Unsuccessful. Pa
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verilog
laboratory
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2023. 08. 16.
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해결
Clock Period 설정방법
안녕하세요 Artix7 FPGA의 Clock period 설정 방법에 대해 문의드립니다. 16페이지에 Arty A7보드는 기본으로 100MHz를 사용한다고 나와있는데 Artix 7 Datash
fpga
verilog
laboratory
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2023. 07. 28.
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해결
Memory controller 설계 관련 질문
안녕하세요.DDR3 Controller 강의 자료를 보고 공부 중인데요.전에 부터 가졌던 궁금증인데 본 강의 보면서 생각나 질문 드려봅니다.자료를 보면 ddr_controller라고 하는 부분은 현재 MIG IP로
verilog
fpga
jackalee78
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2022. 12. 18.
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