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미해결
FPGA로 만드는 MNIST NPU — RTL부터 Bit-True 검증까지
안녕하세요. 제가 가지고 있는 보드가 zo=bo z7 보드입니다. 이보드로 진행 중인 강의에 코드를 올려서 실제로 동작하는지 확인이 가능한가요?
미해결
Basic UVM Testbench ( 회로 설계 검증 )
안녕하세요. 이번에 Testbench와 UVM 강의를 신청하게 된 수강생입니다. 제가 본업이 있다보니 강의를 수강을 못하고 있는데, UVM 강의의 경우 유효기간이 존재하더라고요 혹시 추후에 기간을 늘려주실 계획이 있으실지 문의드립니다. 다른 하나는 SV 기초 강의는 신청하지 않았는데, 따로 수강하지 않고 바로 TB강의로 넘어가도 될지 문의드립니다. (NPU 설계 및 Gate 10,000개 미만 프로젝트에서 IO PAD Insertion부터 Synthesis, Scan, ATPG, DA와 STA를 해본 경험은 보유하고 있습니다.) 인프런에 로드맵 기능이 있는것으로 아는데 그걸 열어주시면 더 좋을 것 같습니다. 더욱 양질의 강의가 올라오길 기대하겠습니다. 감사합니다.
미해결
클로드 코드의 정석: 실전 에이전틱 엔지니어링
수업 자료를 다운로드 받았는데, 압축이 안풀립니다. 확인 부탁드려요
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Chapter 16 코드 중 Step1 과 2를 아래 그림과 같이 합쳐서 사용하는 방식은 잘 쓰지 않나요? Localparam을 따로 설정하지 않고 직관적으로 state가 바뀌는게 더 잘 보이는 방식으로 따로 만들었는데 이러한 방식 잘 사용하지 않나요?(상세 문법 같은 건 틀렸을수도 있으니 흐름만 봐주십쇼) 두 질문 모두 모듈이 많아지거나 코드가 복잡해지면 검토(추적성)시에 힘들어서 그런건지 궁금합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
회로설계 3년차 현업자입니다. 회로설계를 하다보니 주 업무는 아니지만 같은 HW에 속하는 FPGA 로직 관련 업무는 간접적으로 많이 접하였고 이번기회에 자세히 배워보려고 강의 신청하였습니다. 저희사는 업무를 주로 윈도우 환경에서 2022.2 버전을 주로 사용하여 설계합니다. 실제 기능면에서는 다르지 않을 것 같은데 꼭 리눅스에서 진행할 필요가 있는지 질문 드립니다.
미해결
(2026 최신!) 일주일만에 합격하는 정보처리기사 실기
안녕하세요 과거 주말코딩님 강의 듣고 정처기 실기 합격했던 학생입니다. 공기업 준비로 정처기 필기파트를 다시 준비해야 하는데, 이 이론집을 다시 외워도 될까요?
해결됨
Basic SystemVerilog Testbench ( 회로설계 검증 )
안녕하세요. 강의 수강하고 있는데 미션 관련된 자료만 있고 전체 강의에서 사용되는 자료는 따로 없는 것 같은데 강의 자료에 필기하면서 듣고 싶습니다. 혹시 올려주실 수 있는지 궁금합니다. 그리고 강의 자료 중간 중간에 DB를 보라는 말씀을 하시는데 DB도 공유되나요?
미해결
죽음의 Spring Batch: 새벽 3시의 처절한 공포는 이제 끝이다.
아직은 어색하고 서먹서먹하니 존댓말로 질문드립니다. 인프피니까 이해좀.. 1장. 작전1: 바이너리 초이스 - 스프링 배치의 두 가지 스텝 유형 요걸 지금 읽고 있는데 중간에 이런 내용이 있습니다. [시스템 주의] 예시와 같이 ResourcelessTransactionManager 인스턴스를 직접 생성해 tasklet() 메서드에 전달해도 되지만 애플리케이션 내의 여러 스텝에서 재사용할 수 있도록 별도의 Bean으로 정의하고 싶을 수도 있다. 그러나 PlatformTransactionManager 빈을 직접 정의할 땐 주의가 필요하다. 뭔가 문장이 좀 어색한데 처음엔 ResourcelessTransactionManager인스턴스를 Bean으로 정의하고 싶을 수 있다고 하시고는 갑자기 PlatformTransactionManager 빈을 직접 정의할 땐 주의가 필요하다고 하셨습니다. 이게 말 그대로 PlatformTransactionManager 빈을 직접 정의할 때 주의 하라는 뜻인건지, 아니면 ResourcelessTransactionManager 빈을 직접 정의할 때 주의 하라는 뜻인건지, 아니면 둘 다 빈을 집적 정의할 때 주의 하라는 뜻인지 조금 헷갈립니당 뒤에 따라오는 문장들을 읽어보면 아마도 PlatformTransactionManager 빈을 직접 정의할 때 주의하라는 말 같은데 그럼 ResourcelessTransactionManager 빈을 직접 정의 할 때의 주의사항은 없나용?
해결됨
20,000+ RPS 병렬처리를 위한 네이버 면접관이 알려주는 Reactive 프로그래밍
자료 한번에 다운받아서 열고 싶은데요.. 매번 다운 받고 압축풀고 하는게 귀찮네요 ㅠ
미해결
설계독학's Verilog 마스터 Season 1 (실전 코딩 테스트 문제로 완성하는 디지털 설계 엔지니어의 커리어 도약)
안녕하세요 🙂 병렬프로세서 관련 문제에 대해서 문의 드립니다. 모듈은 `timescale 1ns /1 ps module parallel_processor #( parameter DATA_WIDTH =8, parameter NUM_PATHS = 4 )( i_clk, i_rst, i_data_in, i_data_valid, o_data_out, o_data_out_valid ); input i_clk, i_rst; input [ DATA_WIDTH-1 :0] i_data_in; input i_data_valid; output [(DATA_WIDTH * NUM_PATHS) -1 :0] o_data_out; output o_data_out_valid; reg [(DATA_WIDTH * NUM_PATHS) -1 :0] o_data_out; reg o_data_out_valid; always @(posedge i_clk or posedge i_rst) begin if(i_rst) begin o_data_out <= { (DATA_WIDTH * NUM_PATHS) {1'b0} }; o_data_out_valid <=1'b0; end else begin o_data_out_valid <= i_data_valid; if(i_data_valid) begin o_data_out [7 :0] <= i_data_in+1'b1; o_data_out [15:8] <= i_data_in-1'b1; o_data_out [23:16] <= i_data_in ^8'hFF; o_data_out [31:24] <= i_data_in & 8'hAA; end else o_data_out <= o_data_out; end end endmodule 이렇게 작성하였고 테스트벤치도 module testbench; // 파라미터 정의 parameter DATA_WIDTH = 8; parameter NUM_PATHS = 4; // 입력 신호 정의 reg clk; reg rst; reg [DATA_WIDTH-1:0] data_in; reg data_valid; integer file; // 출력 신호 정의 wire [DATA_WIDTH*NUM_PATHS-1:0] data_out; wire data_out_valid; // DUT(Design Under Test) 인스턴스화 // ⚠ 주의: 만약 모듈(parallel_processor)의 포트 이름이 i_clk, i_rst 라면 // .i_clk(clk), .i_rst(rst) 로 꼭 맞춰주셔야 포트 에러가 안 납니다! parallel_processor #( .DATA_WIDTH(DATA_WIDTH), .NUM_PATHS(NUM_PATHS) ) dut ( .i_clk(clk), .i_rst(rst), .i_data_in(data_in), .i_data_valid(data_valid), .o_data_out(data_out), .o_data_out_valid(data_out_valid) ); // 클럭 생성 always #5 clk = ~clk; // 테스트 시나리오 initial begin $timeformat(-9, 0, "ns", 6); // -9: ns, 0: decimal place, "ns": unit, 10:minimum field width file = $fopen("answer.txt", "w"); // 초기화 clk = 0; rst = 1; data_in = 0; data_valid = 0; // 리셋 해제 #20 rst = 0; // 테스트 케이스 1: 데이터 입력 0x55 #10 data_in = 8'h55; data_valid = 1; #10 data_valid = 0; // 테스트 케이스 2: 데이터 입력 0xAA #20 data_in = 8'hAA; data_valid = 1; #10 data_valid = 0; // 테스트 케이스 3: 데이터 입력 0xFF #20 data_in = 8'hFF; data_valid = 1; #10 data_valid = 0; // 시뮬레이션 종료 #20 $fclose(file); $finish; end // 결과 모니터링 always @(posedge clk) begin if (data_out_valid) begin $fdisplay(file,"Time: %0t, Input: %h, Output: %h", $time, data_in, data_out); $fdisplay(file," Path 1: %h", data_out[DATA_WIDTH-1:0]); $fdisplay(file," Path 2: %h", data_out[DATA_WIDTH*2-1:DATA_WIDTH]); $fdisplay(file," Path 3: %h", data_out[DATA_WIDTH*3-1:DATA_WIDTH*2]); $fdisplay(file," Path 4: %h", data_out[DATA_WIDTH*4-1:DATA_WIDTH*3]); end end endmodule 이렇게 작성을 했습니다. 파형은 제대로 나오는데 output.txt가 아래 처럼 나옵니다. 이유가 뭔가요? ==================
미해결
스프링 입문 - 코드로 배우는 스프링 부트, 웹 MVC, DB 접근 기술
[질문 템플릿] 1. 강의 내용과 관련된 질문인가요? (예) 2. 인프런의 질문 게시판과 자주 하는 질문에 없는 내용인가요? (예) 3. 질문 잘하기 메뉴얼을 읽어보셨나요? (예) [질문 내용] 스프링 빈 등록 방법 중 @Autowired를 사용해 자동으로 등록하는 방법과 자바 코드로 직접 스프링 빈을 등록하는 방법 두 가지를 모두 알아야 한다고 하셨는데, 그 이유가 무엇인가요?
미해결
설계독학's Verilog 마스터 Season 2 (실전 코테 끝판왕: 고난도 문제로 완성하는 이직 프리패스)
`timescale 1ns / 1ps module sync_sram_ctrl #( parameter ADDR_WIDTH = 8, parameter DATA_WIDTH = 16 )( input logic clk, input logic rst_n, input logic [ADDR_WIDTH-1:0] addr, input logic [DATA_WIDTH-1:0] data_in, output logic [DATA_WIDTH-1:0] data_out, input logic rd_req, input logic wr_req, output logic ready, // SRAM I/F output logic [ADDR_WIDTH-1:0] sram_addr, output logic [DATA_WIDTH-1:0] sram_data_out, input logic [DATA_WIDTH-1:0] sram_data_in, output logic sram_ce_n, output logic sram_we_n ); // FSM states localparam IDLE = 2'd0; localparam WRITE_REQ = 2'd1; localparam READ_REQ = 2'd2; localparam READ = 2'd3; logic [1:0] state, n_state; // 1. Comb part always_comb begin case(state) IDLE : begin if(rd_req == 1) begin n_state = READ_REQ; end else if(wr_req == 1) begin n_state = WRITE_REQ; end else begin n_state = IDLE; end end WRITE_REQ : begin n_state = IDLE; end READ_REQ : begin n_state = READ; end READ : begin n_state = IDLE; end default : begin n_state = IDLE; end endcase end // 2. Seq part always_ff @(posedge clk or negedge rst_n) begin if(!rst_n) begin state <= IDLE; end else begin state <= n_state; end end // 3. Output part always_comb begin case(state) IDLE : begin ready = 1; sram_ce_n = 1; data_out = sram_data_in; end WRITE_REQ : begin ready = 0; sram_addr = addr; sram_data_out = data_in; sram_ce_n = 0; sram_we_n = 0; end READ_REQ : begin ready = 0; sram_addr = addr; sram_ce_n = 0; sram_we_n = 1; end READ : begin ready = 0; sram_addr = addr; sram_ce_n = 1; sram_we_n = 1; end default : begin ready = 1; end endcase end endmodule 안녕하세요, 강의 잘 수강하고 있습니다. 우선 main 로직부분에서 f/f을 활용해서 초기화를 하셨고, write, read state에서 바로 ce_n, we_n을 1로 만드셨는데 제가 구현한 방식과는 조금 달라서 리뷰 부탁드립니다. 감사합니다.
미해결
코드로 배우는 스프링 웹 프로젝트 - Basic
어디에서 데이터타입을 long이라고 지정해줬었나요?
미해결
스프링부트로 직접 만들면서 배우는 대규모 시스템 설계 - 게시판
안녕하세요 쿠케님! 현재 구현되어 있는 댓글 삭제 로직을 보면 1. 댓글 조회 2-1. 자식 댓글이 존재하면 deleted=true 로 변경 2-2. 자식 댓글이 존재하지 않으면 댓글을 물리 삭제하고, 부모 댓글을 재귀적으로 삭제 이렇게 구현되어 있는데요. 동시성 문제가 발생할 수 있겠다는 생각이 들었습니다! T1 삭제 트랜잭션 T2 답글 트랜잭션 ──────────────────────────────────────────── SELECT 부모 SELECT 자식 → 없음 SELECT 부모 → ACTIVE INSERT 답글 COMMIT DELETE 부모 COMMIT (제가 잘 분석한게 맞나 모르겠네요 ㅎㅎ) 물론 이렇게 꼬일 확률은 낮지만, 이런 케이스에 대해서는 select for update를 거는 것이 좋을지, 아니면 fk를 추가하여 정합성을 보장해줘야 할지, 쿠케님 의견을 묻고 싶습니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요. 수업을 잘 듣고 있습니다. 이후 FPGA session 1, session 2, 설계독학의 임베디드 리눅스 & FPGA: 반도체 설계 완성편에 관심이 있는데, Arty Z10 보드를 구매해도 될까요? 설계독학의 임베디드 리눅스 & FPGA에는 Arty 보드에 대한 내용을 못찾아서 문의드립니다. 감사합니다.
미해결
토비의 클린 스프링 - 도메인 모델 패턴과 헥사고날 아키텍처 Part 2
https://eternitymwobject.tistory.com/43 를 접속했더니 이렇게 나오네요. 확인 부탁드립니다.
해결됨
실전! 스프링 부트와 JPA 활용1 - 웹 애플리케이션 개발
========================================= [질문 템플릿] 1. 강의 내용과 관련된 질문인가요? (예) 2. 인프런의 질문 게시판과 자주 하는 질문에 없는 내용인가요? (모름) 3. 질문 잘하기 메뉴얼을 읽어보셨나요? (예) [질문 내용] 안녕하세요. 궁금증이 생겨서 질문을 드립니다. 현재 시점(26.8) 에서 강의를 듣고 있는데요. pdf 을 보면, 시간 지남에 따라 assertEquals() 내용이 달라 지듯이, 그 동안 강의 에서 배운 assertj 의 assertThat().isEqualTo()나, 다른 방법 들이 있어서 어떤 것을 쓰는게 맞는지 몰라서 여쭈어 봅니다. 첫 번째는 assertEquals(), assertThat()이고 두번째는 assertThrows() , assertThatThrownBy() 입니다. 영한님 이라면 어떤 것들을 쓰실지 궁금합니다. 답변 부탁 드립니다.
해결됨
기초 탄탄! 독하게 시작하는 Java - Part 2 : OOP와 JVM
안녕하세요, 강사님. Shape 클래스 실습을 진행한 결과물을 공유드립니다. 실습 내용을 바탕으로 도형의 크기를 부모 클래스에서 관리하고, 각 자식 클래스에서 기본 크기를 지정할 수 있도록 생성자를 구성해 보았습니다. 시간 괜찮으실 때 구현 방향에서 어색한 부분이나 개선하면 좋을 점이 있는지 간단히 봐주시면 감사하겠습니다. 또한 이번 실습에서 추가로 생각해 보면 좋을 내용이 있다면 함께 알려주시면 감사하겠습니다. 감사합니다. package java2_30; import java.util.Scanner; /** * 화면에 출력할 수 있는 도형의 공통 부모 클래스입니다. * * 현재 실습에서는 삼각형과 정사각형만 다루므로, * 가로와 세로를 구분하지 않고 하나의 size 값으로 크기를 관리합니다. */ abstract class Shape { private final int size; protected Shape(int size) { this.size = size; } protected final int getSize() { return size; } /** * 각 도형의 모양을 콘솔에 출력합니다. */ abstract void render(); } class Rectangle extends Shape { private static final int DEFAULT_SIZE = 4; public Rectangle() { this(DEFAULT_SIZE); } public Rectangle(int size) { super(size); } @Override public void render() { for (int i = 0; i < getSize(); i++) { for (int j = 0; j < getSize(); j++) { System.out.print("*\t"); } System.out.println(); } } } class Triangle extends Shape { private static final int DEFAULT_SIZE = 5; public Triangle() { this(DEFAULT_SIZE); } public Triangle(int size) { super(size); } @Override public void render() { for (int i = 0; i < getSize(); i++) { for (int j = 0; j <= i; j++) { System.out.print("*\t"); } System.out.println(); } } } class Main { public static void main(String[] args) { Scanner scanner = new Scanner(System.in); System.out.print("사각형은 0, 삼각형은 그 외 숫자를 입력하세요: "); int input = scanner.nextInt(); Shape shape; if (input == 0) { shape = new Rectangle(); } else { shape = new Triangle(); } shape.render(); scanner.close(); } }
미해결
실습으로 배우는 선착순 이벤트 시스템
강사님 안녕하세요, 좋은 강의 여러번 반복해서 잘 듣고 있습니다. 재고 감소와 비교했을때 차이점이 궁금하여 문의드립니다. 안녕하세요 강사님 이전 재고 관리 강의와 차이에 대해 궁금합니다. 이전 질문을 참고하였으나 추가로 더 궁금한게 있어서 문의드립니다. 재고 감소와 쿠폰 발급의 차이점이 너무 헷갈려서 정리하고 있습니다. 두 경우 모두 한정된 수량을 여러 요청이 동시에 차지한다는 점에서는 비슷해 보입니다. 그렇다면 쿠폰도 이벤트 테이블에 잔여 수량을 100개나 300개로 설정하고, 재고처럼 수량을 차감한 뒤 사용자 쿠폰을 생성하는 방식으로 구현할 수 있지 않을까요? 강의에서는 쿠폰 발급의 정합성을 위해서 전체 로직에 락을 걸 필요가 없다고 하셨는데, 그러면 반대로 재고 감소 같은 경우도 마찬가지로 재고 감소의 정합성을 위해 전체로직에 락을 걸 필요 없이 다른 방법으로 하는게 더 나은 방법 아닌가요?? 비슷해 보이는 한정 수량 문제를 서로 다르게 푼 이유를 잘 모르겠습니다 ㅠㅠ
미해결
코드로 배우는 스프링 웹 프로젝트 - Basic
강의 중에 내용 소스 공유 받고 싶습니다. 구멍가게코딩단 깃허브 주소 요청드립니다
