다른 핀들의 경우 안정성을 높히기 위해 커패시터를 GND에 연결했습니다.다만, HP/LINE_OUTA와 HP/LINE_OUTB의 경우에는 저항과 커패시터를 직렬 연결하였습니다.여기서 저항은 어떤 역할을 맡고 있는 지, 커패시터만 사용하면 안 되는 지 궁금합니다.

Kicad에서 Global Label을 지정할 때 Shape 옵션이 Input, Output 등 여러 가지가 있는데,이 중 Passive는 어떤 경우에 사용하는 것인가요??

삼코치님 안녕하세요.과제 3번 관련해서 두 가지 질문이 있습니다.Q1. 데이터 시트를 통해서 동작 비율을 어떻게 파악할 수 있는 지 궁금합니다.여러 동작 모드가 있다는 것은 확인이 되는데, 비율은 어떤 기준으로 정해야 할 지 모르겠습니다.Q2. 동작 모드가 2가지 이상인 경우, 모드 별 동작 비율을 고려해서 계산하면 평균 전력이고, 가장 큰 전류를 사용하는 모드일 때만 계산하면 피크 전력이라고 생각했습니다.만약 동작 모드가 1가지만 있다면, Absolute Maximum Rating에 있는 max 전류 값으로 계산한 전력은 평균 전력인지 피크 전력인지 궁금합니다. 아니면, 이때는 '평균 전력=피크 전력'이라고 보는 것인가요??

삼코치님, 안녕하세요'31. STM32F103 Schematic - Power 설계' 강의를 수강하면서 궁금한 점이 있습니다.Q1. STM32F103의 데이터 시트에는 VDD와 VSS 사이에 100nF 커패시터 5개를 연결하라고 나와있습니다. 강의에서는 대신에 0.1uF 커패시터 1개를 사용하셨는데 어떤 이유가 있는지 궁금합니다.Q2. 혹시 100nF 커패시터를 5개 사용하는 경우와 500nF 커패시터 1개를 사용하는 경우를 비교했을 때 응답 특성에 유의미한 차이가 발생하는지 궁금합니다.Q3. Pull-down 저항과 Pull-up 저항을 선정하는 기준이 서로 다른 지 궁금합니다.Q4. STM32F103의 데이터 시트에는 8MHz 오실레이터 회로를 구성할 때 5pF~25pF 사이의 커패시터를 사용한다고 나와있습니다. 강의에서는 30pF 커패시터를 사용하셨는데 어떤 이유가 있는지 궁금합니다.

안녕하세요. ADS122C04 thermocouple 입력단 관련해서 궁금한 부분이 있습니다.PGA 입력 범위를 만족시키기 위해 RB1, RB2로 AIN0/AIN1의 common-mode 전압을 AVDD/2 근처로 bias해주는 것으로 이해했습니다.그런데 현재 회로에는 해당 biasing 저항이 보이지 않는 것 같아서요. 혹시 누락된 부분일까요? 아니면 다른 의도가 있으신가요?

삼코치님, CH340C 전원 연결 관련해서 확인 부탁드립니다.USB 1번 핀에서 5V 전원을 받아 사용하는 경우라면, CH340C의 VCC는 USB 1번 핀의 5V에 연결하고, VCC에는 0.1µF 디커플링 커패시터를 GND로 연결하는 것이 맞다고 이해했습니다.또한 5V 사용 시 V3 핀은 VCC에 연결하는 것이 아니라, 0.01µF 커패시터를 GND로 연결해야 하는 것으로 보입니다.그렇다면 강의에서 설계한 회로는 이 연결 방식과 다른 것 같은데, 제가 이해한 내용이 맞는지 확인 부탁드립니다.

DRV8701 데이터 시트를 보면 GHX-SHX, 그리고 GLX-GND 에 Roff 저항이 내부적으로 연결되어 있는 것으로 보아 Roff 저항이 외부 MOSFET의 gate가 floating되는 것을 방지하는 역할을 하는 것 같은데 그렇다면 MOSFET gate에 별도의 외부 pull-down 저항을 추가로 연결할 필요는 없는 것 아닌지 궁금합니다.

질문1)데이터 시트를 살펴보면 INT 핀은 9.5kohm의 내부 풀업 저항을 갖고 있는 open-drain output이라고 나와있는데, 삼코치님께서 따로 풀업 저항을 추가하신 이유가 무엇인가요? 질문2)풀업 저항은 누설 전류, 전압 분배, 기생 캡을 고려해서 저항 크기를 정하는 것으로 알고 있는데, 데이터 시트에서 권장하는 값이 없는 경우 실제로 계산해서 결정하나요? 질문3)디커플링 커패시터의 용량은 대부분 데이터 시트에서 권장하는 값이 있는데, 그 용량 값을 왜 권장하는지(사용하는지) 아는 것이 좋은가요? 데이터 시트에 없는 경우에는 실무에서 커패시터의 용량을 결정하는 방법도 궁금합니다.

안녕하세요? 늘 좋은 강의를 재공해주셔서 감사합니다.다름이 아니라 독학용 PDF를 제작해두셨다고 했는데 이 독학용 PDF를 다운로드는 어디서 받을 수 있는건가요? 아니면 각 파트별로 있는 PDF를 말씀하시는걸까요?

안녕하세요.LPDDR4 칩 탐색 및 비교 과제에서 주어진 스펙은 다음과 같습니다.·         데이터 폭(Data Width): 32-bit·         전원: 1.1 V (typical) 및 Sleep 모드 0.6 V·         클록 주파수: 1600 MHz 또는 1.6 GHz·         메모리 밀도: 16 Gb (또는 2 GB)·         랭크(Rank): 2 Rank (각 Rank 16-bit)여기에서, 요구하는것이 2 Rank가 아니라, 2 Channel이 되어야 하지 않을까 싶어 문의드립니다. 문의 사유 : 1) 32bit 데이터 폭을 가지려면 16bit x 2 channel이 되어야 함, 랭크는 CS로 선택되는 단위2) (2 Channel, 1 Rank)의 칩은 검색이 가능하지만, (2 Channel, 2 Rank) 칩은 가용한 칩이 없음

안녕하세요, 오늘도 열심히 공부하고 있습니다.제공해주신 회로를 보다보니, LPDDR4 칩 쪽의 전원에 대해서 다음과 같은 의문점이 들어 문의드립니다.1) VCC_DDR 단이 VCC1V8_LPDDR_A 노드와 비드 한개로 연결이 되어 있는데, 그렇게 된다면 VDD2에 1.1V가 인가되는 것이 아닌, 1.8V가 인가되는 것이 아닌가 싶어서 질문드립니다2) 1)번 질문과 비슷하게, VDDQ에 전원을 공급하는 VCC_DDRC 넷이 어떤 PMIC와도 연결이 되어 있지 않은 것 같아서 문의드립니다.감사합니다.

수강은 다들었는데 확인해보니, 무기한으 변경되어도 마감일이 얼마 안남았더라구요.카페에서 따로 연장신청을 넣나요? 아니면 따로 해주시나요?

안녕하세요.해당 Schematic에 ODT_CA_A를 VDDQ로 (10k을 이용해서) 풀업, ODT_CA_B를 GND로 (10k을 이용해서) 풀다운을 한 것을 확인할 수 있었는데요, 그 의도에 대해서 질문하고자 합니다. RS512M32LZ4D2ANP-75BT (LPDDR4 칩)의 데이터시트와, JESD209-4 문서를 확인해보았는데, 모두 ODT_CA_A/ODT_CA_B의 처리에 대해선 나와있지 않았고, 다만 해당 핀과 관계있는 MR11/MR22 레지스터에 대한 설명만 나와있었습니다. RK3399 칩에서도 ODT에 대한 핀 (DDRx_ODTx, x=0 or 1)에 대한 세팅이 있는 것으로 보아, RK3399에서 LPDDR4 칩으로 ODT를 직접 제어할 수 있는 것으로 보였습니다. (chatGPT를 통해서도 같은 대답을 얻을 수 있었고요.)  그러나 작성하신 레퍼런스 회로 및 강의에서는 ODT_CA_A를 10k로 풀업, ODT_CA_B를 10k로 풀다운을 하셨는데, 다른 의도가 있을지 여쭤봅니다.

안녕하세요. CS (Chip Select)가 왜 채널별로 2개가 아니라 4개의 핀이 존재하는지 질문드립니다. RK3399 데이터시트 : Support up to 2 ranks (chip selects) for each channel; totally 4GB(max) address space. Maximum address space of one rank in a channel is also 4GB, which is software-configurableRS512M32LZ4D2ANP (LPDDR4칩) 데이터시트 : Chip Select: CS is part of the command code. Each channel (A & B)has its own CS signal. 위 내용을 보면 AP에서도, LPDDR4에서도 각각 2개의 CS를 지원한다고 되어있는데, 실제 핀맵을 확인해보면 AP 기준으로는 채널당, LPDDR4 기준으로는 칩당 각각 4개의 CS가 있는 것을 확인하였습니다. (AP 기준으로는 DDR0_CSN1~4 or DDR1_CSN1~4 , LPDDR4 기준으로는 CS0a, CS1a, CS0b, CS1b) 마찬가지로 JEDEC 문서에서도 CS 핀이 두개인걸 확인했습니다. RS512M32LZ4D2ANP 칩 데이터시트 기준으로, 한 개의 칩 안에 두개의 채널이, 그리고 한 채널당 두개의 랭크가 존재하기 때문에, 각 채널당 랭크 선택을 위한 CS가 각각 2개씩 있어, 칩 한개에는 총 4개의 CS가 존재하는 걸까요? 감사합니다.

안녕하세요!제가 취업하고 시간이 안나서 강의수강을 미루고 있다뒤늦게라도 강의를 들으려고 하는데 혹시 강의 만료일 을 연장해주실 수 있으실까요? 항상 도움 많이 받고 있습니다 감사합니다!

강사님 사실 제가 전공이 전저공학과는 아니고 컴퓨터공학입니다. 근데 제가 4학년부터 임베디드 쪽으로 진로를 바꿔가지고 처음에는 https://fastcampus.co.kr/data_online_embedded 이걸로 시작을 해서 어느정도 반복을 해서 과정을 왠만하면 다 이해하고 이제 "PCB HW설계 실무" 강의를 이제 막 수강하고 있습니다. 혹시나 제가 이걸 처음에는 다 어려울 것 일단 1번은 따라한다 식으로 공부하고 강의를 다 보고나면 다시 처음부터 해서 반복적으로 공부해볼까 생각중입니다. 그래서 강사님께서 어떻게 공부하면 좋은지 알려주시면 감사하겠습니다.

다운 받은 mixed_signal library에 RJ45 소자가 누락되어 있는 것 같습니다. library를 다시 다운받고 업로드 해도 symbol list에 안 나타납니다.

안녕하세요 수강생입니다.제 강의가 26.6월 만료가 된다고 하는데  다른 이미지를 보면 수강기간이 무제한이라고 떠있습니다.  어느게 맞는건인지요? 저도 무제한으로 부탁드립니다. 

JTAG 통신 관련 질문이 있습니다!동영상 9분~10분 정도에 PB12, PB13, PB14, PB0에 Global Label을 붙이는 것을 확인했습니다. 다만 Datasheet상에서는 위의 핀들이 GPIO 핀으로 사용되는 것으로 확인됩니다. 또한 AF로 보더라도 JTAG 관련 통신은 없는 것으로 파악됩니다. 혹시 PB12, PB13, PB14, PB0을 사용하는 필연적인 이유가 따로 있는건가요??아니면 DataSheet에 Main Function이 port 역할을 하는 4개를 아무거나 선정해도 되는건가요? 아!! 또한 F407과 통신을 하기 위해서 Global Label을 쓴다는 것은 이해했습니다.JTAG 포트로 일반적으로 TCLK, TDO ,TDI, TRST, TMS 총 5개의 포트를 사용하는 것으로 알고있습니다. 영상에서 F407과 통신을 위해 TCLK, TMS, TRST 3개의 Global Label만 사용하신 이유가 따로 있을까요??

아래 다른 분들처럼 회로도에서는 GND가 정상적으로 연결되있는데 PCB에디터에서는 GND가 전부 3V3으로 바껴있고 GND는 없습니다 말씀 하신 해결책으로도 해결 되지 않습니다