안녕하세요.[1. 질문 챕터] : HDL 9장, 5분 50초[2. 질문 내용] : Unsigned 연산 결과인 156이 -100의 2의 보수가 되는 원리가 궁금합니다.[3. 시도했던 내용, 그렇게 생각하는 이유] : Unsigned A : 01100100 (십진수 : 100), Unsigned B : 11001000(십진수 : 200)강의에서, 2의 보수 위키백과 내용 중, '2의 보수는 대부분의 산술연산에서 원래 숫자의 음수처럼 취급한다'. (2분 57초)A - B = A + (-B) = 01100100 + 00111000 = 10011100 (십진수 : 156)이를 통해, Unsigned 연산 결과 156이 나온 원리를 알았습니다. 하지만, A, B를 signed type이라고 가정했을 때의 결과인 -100이 unsigned type으로 정의한 A, B의 연산 결과의 2의 보수값이 되는 원리를 정확히 모르겠습니다.8bit 중, MSB를 취급하는 방법이 완전히 다른데, 어떻게 2의 보수 관계가 되나요?

안녕하세요 verilog hdl을 공부중인 학생입니다.다름이 아니라 제가 한 신호를 wire[15:0] A; 라고 선언했고 input B을 선언한 상태입니다.여기서 assign A={8{B}}; 라고 할당을 했는데 A의 상위 8bit가 0의 값으로 할당이 되더라구요.검증에 사용한 simulator는 intel의 questa를 사용했습니다. 정의가 되지 않은 bit에 대해 자동으로 0을 할당하는것이 맞는건가요?? high-z나 x가 나와야된다고 생각했지만 0이 나와 의문이 듭니다.

안녕하세요.단순 재설치 관련 질문이어서 알려주신 포맷을 따르지 않고 질문드립니다.왕초보인데요.설치단계에서 강사님이 얘기하지 않은 명령어를 실수로 실행해 버리기도 하고(sudo apt upgrade -y), 에러도 발생해서 새로 설치하고 싶습니다.그래서 기존꺼를 지우고 재설치하는 방법에 대해 알려주시면 감사하겠습니다.그리고 추가 질문은 설치가 제대로 되면 몇G정도를 차지하는지요?감사합니다  

안녕하세요, 강의를 수강하다가 궁금한 점이 있어서 질문드립니다. 강의에서 사용한 Data는 기본 integer를 사용하여 MAC연산을 rtl로 구현 시 +, * 연산자들을 이용하여 구현을 하셨는데 만약 입력으로 들어오는 feature, 학습이 완료된 weight들이 Floating point 32, Brain Floating16 등의 형태를 가지고 있다면 해당 데이터형에 알맞은 ALU 를 따로 설계 후 instance해오는 방식으로 Core를 설계하는지, 그리고 실제 일반적인 AI 가속기 구현 시 주로 어떤 형태의 Data형을 더 많이 사용하는지 궁금합니다! ==================

28page 부터 보고 있습니다.보면서 궁금한 점이 강사님께서 예제소스를 올려주셔서 그걸로 업로드 하면 모든 소스가 나와 있어서 비교하며 따라가고는 있는데 만약에 제가 필드에서 처음부터 코딩을 한다고 하면 User Top (system wrapper) 도 코딩을 하여야 하는걸까요? LED TOP이야 제어하는 부분이니까 코딩을 하는게 맞는데 PS, PL을 포함하는 TOP 코딩은 뭔가 막막하네요...여기서의 System wrapper는 PS 영역이 맞는건가요? 뭔가 두서없이 질문을 드렸네요..

강의를 늦게 듣거나 여러번 보고 싶어서 강의 연장 요청을 하려고 하는데 가능할까요

안녕하세요 🙂[1. 질문 챕터] : [HDL 22장] 모듈간의 정확한 Data 전달을 위한 Valid / Ready Handshake I/F - 실습편 1~5분 basic module에서 [2. 질문 내용] : Valid / Ready Handshake I/F란 valid신호와 ready신호가 동시에 1일때만 데이터가 전달이 되게 하는 인터페이스인테어떤 부분이 ready신호와 valid신호가 handshake일어나는 부분을 의미하는지 이해가 안갑니다. m_ready가 1이기만 하면 아래 플립플롭에서 S_data가 무조건 출력되서 valid신호와 관계없이 데이터가 전달되지 않나 싶습니다. [3. 시도했던 내용, 그렇게 생각하는 이유] : 동시에 1 이여야만 된다라는 내용이 있으려면 적어도 and gate가 하나는 있어야하지 않나요? 

vivado &쓰고 enter을 치면 이런 화면이 나옵니다.

안녕하세요 🙂download를 시작하고 계속 이렇게 error가 뜨는데 이거 고칠 방법이 있나요?==================

안녕하세요 맛비님. [HDL 3장] reset과 관련하여 질문있습니다.https://aifpga.tistory.com/entry/Verilog-HDL-QA-021-reset%EC%9D%84-negative%EB%A1%9C-%EC%A3%BC%EC%8B%9C%EB%8A%94-%EC%9D%B4%EC%9C%A0%EA%B0%80-%EB%AD%90%EC%A3%A0-positive%EC%97%90%EB%8A%94%EC%9D%B4%EB%AF%B8-clk%EC%9D%B4-%ED%95%A0%EB%8B%B9%EB%90%98%EC%9E%88%EC%96%B4%EC%84%9C%EA%B7%B8%EB%9F%B0%EA%B0%80%EC%9A%94맛비님께서 올려주신 포스트 내용을 보면 Xilinx에서는 synchronous active-high reset을 권장한다고 되어있습니다.제가 궁금한 점은 이 synchronous active-high reset 핀을 실제로 FPGA가 있는 PCB 보드의 어떤 신호에서 연결되어야 하는 것인지 입니다.인터넷에 다른 유저들의 FPGA 프로젝트들을 보면 보통 푸쉬버튼 스위치를 리셋 입력으로 받아오는 경우가 종종 있는 것 같습니다만, 제 생각에는 동기식 reset 입력으로 푸쉬버튼과 같은 비동기적 신호를 연결할 경우 CDC 문제가 발생할 수 있지 않을까 생각이 들었습니다.특히 Multi-clock 으로 되어 있는 프로젝트의 경우에는 이러한 문제가 더 심각할 것 같습니다.혹시 synchronous reset을 사용하는 경우 추가적인 2 stage F/F을 이용해서 async reset을 sync reset으로 동기화해주는 모듈을 구현해야 하나요?맛비님께서는 synchronous reset의 I/O constraint를 어떻게 설정하시는지 궁금합니다. 안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================

안녕하세요 🙂vivado설치 강의를 보고 있는데 vi /root/.Xilinx/install_config.txt 를 치면 ~표시만 나타나요.

삼코치님 안녕하세요. 영상을 보다가 궁금한 사항이 있어서 질문드립니다.영상에서 메모리 제품 검증에서 FPGA를 활용한다고 하셨는데, 이게 삼성 DS 직무 중 회로 설계 또는 평가 및 분석 중 어느 부서에 해당되는 업무일까요? 제가 JD를 유심히 보았는데도, 해당 업무 내용 찾지 못해서.. 답변주시면 감사하겠습니다!

안녕하세요 🙂공유해주신 코드파일 중 최종 PRJ코드 질문 드립니다PRJ-HW-matbi_dma_ip-matbi_dma_wrapper 여기서 파라미터 설정에 의문이 있습니다!parameter integer C_M00_AXI_DATA_WIDTH = 32 로 설정하는 이유가 궁금합니다~!(제 생각에는 64일 것 같았습니다!)

sudo apt-get update 명령어를 실행했는데 다음과같이 에러가 나오면서 진행되지않습니다.. 어떻게 해결해야되는지 알려주실수 있으신가요..?

Ubuntu 처음 설치할때 오류가 나와서 3개 체크하는것까지 하고 다시 실행했는데요저는 installing this may take a few minutes 가 나오고 계속 아무것도 안나오길래 기다렸다가 끄고 다시 Ubuntu를 실행해봤는데 username 입력하는 문장은 나오지 않고 사진과 같이만 나오는데 제대로 설치가 된건지 궁금합니다. 

안녕하세요. sram 소스 코드를 위처럼 작성해봤는데,mem에 저장이 안돼서 read도 제대로 안되고 아래처럼 시뮬레이션 파형이 나옵니다.테스트벤치는 주신 자료대로 작성했고 소스코드만 제가 작성해봤는데, 주신 소스코드랑 비교해봤을 때도 크게 다른 부분을 모르겠어서요.코드의 어느 부분이 잘못됐는지 알려주시면 감사하겠습니다!

안녕하세요 삼코치님. 좋은 강의 잘 듣고있습니다. 강의 수강 중 궁금한 점이 있어 질문드립니다. 1. instruction과 PC에서 4bit 씩 더해서 다음 instruction을 처리한다고 설명하셨는데, 왜 4bit씩 더해지는 것인지 궁금합니다.instruction이 32bit= 4byte이므로 PC에서 4byte씩 더해져야 하는 것으로 이해하였습니다.그래서 32bit안에 opcode와 메모리 주소가 들어있는데, 이걸 4bit씩 끊으면 다음 주소로 넘어간다는 게 이해가 가지 않습니다. CPU에서는 왜 read write가 아닌 load와 store를 사용하는 건가요? 행위는 동일하지만 단어만 다른것인지, 서로 전혀 다른 개념인지 궁금합니다.  3. 설계 프로젝트에서 data mem과 reg file이 언급해주신 store와 write back이 저장하는 장소의 차이라고 생각하면 될까요? (store는 메모리, write back은 cpu reg에 저장) 긴 글 읽어주셔서 감사합니다!

안녕하세요 맛비님. 최근 리눅스환경을 배우기 시작해서 강의를 통해 vivado를 설치하고 사용하기 시작했는데, 궁금한 점이 있어 질문드립니다. 먼저 'vivado &'로 제대로 실행되는 것은 확인했는데, 강의에서 말씀해주셨듯이 일일이 실행해서 waveform을 확인하는 과정들이 번거롭다고 느껴졌습니다. 그런데 vi환경에서 코딩을 하기 위해서는 .v 파일이 필요한데, vivado를 실행해서 프로젝트를 만들고, 해당 경로에 생성된 .v 파일을 찾고, 빌드와 클린이 있는 파일로 이동시키고, vi환경에서 코딩을 하는 번거로운 과정이 요구되는건지 궁금합니다. 주어진 강의 자료가 아닌 제가 직접 설계한 프로젝트를 맛비님처럼 실행하고 확인해보고 싶은데, 프로젝트를 생성하면 .srcs/sim_1/new 에 tb.v가 있고, srcs/sources_1/new 에 모듈.v 파일이 생성되어서 이걸 일일이 다 옮기고 빌드하고 하는건가? 하는 생각이 들었습니다. 많은 사람들이 vi환경에서 코딩을 하는 것은 알고있는데, 어떤식으로 .v 파일을 만들고 실행하고 하는지 알 수 없었고, 해당 방법을 아무리 구글링해도 vivado를 설치하는 방법만 나와서 질문드립니다..

안녕하세요 삼코치님. 강의 중 궁금한 점이 있어 질문드립니다. 해당 강의에서 주어졌듯이wire not_in; assign out=~not_in;assign not_in=~in; 의 경우 중간에 인버터가 들어가게 되는데 이를 버퍼라고 할 수 있는건가요? wire not_in; assign out= not_in;assign not_in=in; 으로 했을 때 그림대로 라면 낫 인버터가 아니라 그냥 인버터가 들어간다고 생각되어서 질문드립니다!

안녕하세요 강의 너무 듣고 있습니다.강의 중에 궁금한 게 생겨서 질문 남깁니다!chapter4 6페이지에 xor gate를 한번에 만들어서 사용하는 tr개수를 8개로 줄일 수 있다고 하셨는데 ~A , ~B 입력을 위해서 inverter가 2개 더 필요해서 총 12개가 필요한 것 아닌지 궁금합니다