딥러닝 관련해서 공부하다가 개념적으로 헷갈리는 부분이 있어서 책을 구입하게 됐습니다. 그런데, 제가 배운 내용들은 CNN이나 RCNN, SDD와 같은 네트워크들인데, 이 책엔 그에 관한 내용이 없는 것 같아서 혹시 이 책에 나온 딥러닝의 내용들과 cnn, rcnn,과 같은 알고리즘을 어떻게 연결해서 보면 좋을지 질문 드립니다.

안녕하세요 맛비님! 질문이 있습니다. if(!reset) begin    r_core_data[0] <= {DWIDTH{1'b0}}; end else if(|r_core_delay) begin    r_core_data[0] <= mem_data; end 이 구문에서 진하게 표시된 |r_core_delay 에서 | 부분은 or을 나타내는게 맞나요?? 그렇다면 굳이 쓸 필요가 없을 거 같은데 맞는지 궁금해서 질문드립니다! ----------------------------------------------------------- 추가적인 질문이 생겨 계속 쓰겠습니다! delay 부분은 코드에서 5 cycle 을 주셨는데 다른 cycle의 delay를 줘도 되는걸로 알고 있습니다. 근데 5를 주신 이유는 여러번 시도 후에 가장 알맞은 delay를 찾으신건가요?? 아니면 임의로 주신건가요??

1. 이해한 것  강의에서 설명한대로 scanf는 lf로 받고 printf 시에만 0.2f 를 하게되면, 진짜 둘째짜리까지만 받은게 아니라 원래 소수까지 받고 나서 곱한 뒤에 출력할 때 소숫점 셋째자리에서 반올림하는 코드라고 이해했습니다.  2. 궁금한 것 3.1295846 과 7.118592 를 입력해도 3.12와 7.11 만 입력받아서 출력예제와 동일한 값 22.18이 나오게 할 수는 없나요? 있다면 코드를 알고싶어요. 3. 제 생각 저는 scanf("%0.2lf %0.2lf", &a, &b) 를 시도해봤는데  0이 나왔습니다. 문자열 배열 두개를 선언해서 [인덱스] 번호를 활용해 0부터 쭉 받으며 데이터가 숫자인지 소수점인지 비교하다가 소수점 발견시 그 요소 이후 두 요소만 더 저장하는 방법을 생각해보았는데 배보다 배꼽이 큰 것 같습니다.

에러내용 :MongooseServerSelectionError: Could not connect to any servers in your MongoDB Atlas cluster. One common reason is that you're trying to access the database from an IP that isn't whitelisted. Make sure your current IP address is on your Atlas cluster's IP whitelist: https://docs.atlas.mongodb.com/security-whitelist/대충 읽어볼때 현재 IP 가 클러스터 IP 리스트에 없다는 내용인 듯하더군요 security > Network Access 에서 ADD IP ADDRESS 에 현재 IP 를 추가 하니 access 가 되긴 했습니다만.. 이 IP 는 계속해서 변경될텐데 그떄마다 추가로 등록을 해야하는 걸까요?

안녕하세요 선생님! 언제나 친절한 답변과 훌륭한 강의 감사드립니다. 유레카 서비스에 등록한 서비스는 지금 까지 first-service, second-service 두개인데, 두개의 인스턴스가 실행중이다 라고 말할 수 있나요? 또한, 하나의 서비스에 두개의 포트가 실행될때, 하나의 서비스에 접근할 수 있는 포트가 두개이다 라고 말하면 되나요?

1. 뭐랑 뭐가 다른것인가?에 대한 재질문 reg [6:0] cnt_always; 가 합성될 때는 1bit register 7개가 쌓여서 회로가 합성됩니다. reg cnt_always [6:0]; 문법을 사용하면1bit register 7개를 선언한 문법입니다 그렇다면 회로가 합성이 될 때 reg [6:0] cnt_always; 와 reg cnt_always [6:0];가 동일한 방식으로 합성되는 것인가요? 두 문법 다 회로로 합성될 때는 결과적으로는 1bit register 7개가 생기는 것 아닌가요? 2. 전 질문에서 3번째에 해당하는 내용입니다. 제가 굉장히 이상하다고 느꼈던 점은 output [6:0] o_cnt_always를 회로로 합성하면 아래 사진과 같이 표현됩니다 그렇다면 output reg o_cnt_always; 를 회로로 합성하면 어떻게 되는것인가가 이상하다고 느꼈습니다 보내주신 링크에도 "The module ports model the pins of hardware compoents"라는 문장이 있습니다. 모듈의 포트는 하드웨어에서 핀을 의미한다라는 뜻인데...제 생각에는 레지스터도 아니고 단순히 전기신호가 드나드는 핀이 정보를 저장한다?! 이게 이상하게 느껴집니다. 출력포트의 자료형이 reg형이라면 회로로 어떻게 합성된다는 뜻인가요? ===> Out Port 에 reg 를 사용하나, 별도로 reg 를 사용하나,  합성 결과는 동일합니다. (회로적으로 동일하기 때문에, 어느 문법이 불이익을 받아야 할 이유가 없다 생각합니다.) 라고 맛비님이 답해주셨는데 그렇다면 output reg [6:0] o_cnt_always에서도 출력 포트는 위의 사진과 같이 합성되고 reg 부분은 따로 합성되는 것인가요? 3. 제가 생각한 카운터를 다시 인터넷에서 찾았습니다. QaQbQcQd = 0001 QaQbQcQd = 0010 QaQbQcQd = 0011 이렇게 하면 카운터 기능을 하는 것 아닌가요?  이런 방식의 카운터와 맛비님께서 보여주신 카운터의 차이가 무엇인지 궁금하다는 뜻이었습니다. 맛비님께서는 추상화의 차이다 라고 말씀해주셨는데. 추상화에서만 차이가 있고 나머지 부분은 동일한 것인가요?

선생님 안녕하세요. Axure 를 쓰면서 계속 궁금했었던 건데 관련된 정보를 찾기 어려워 선생님께 질문드립니다. 1)Axure 에는 단축키 설정을 변경할 수 없나요? 있다면 경로를 알려주실 수 있으신가요? 강의는 정말 잘 들었습니다. 감사합니다.

강의 들을때 메소드라는 단어를 사용하는데  예를 들어 update 메소드 이렇게 말하시는데  함수와 메소드는 같은건가요?

슬랙 초대 부탁드립니다. plafslee@gmail.com 감사합니다.

선생님 안녕하세요!! 강의 너무너무 재미있게 만들어주셔서 이해가 잘 되면서 보고있습니다! 다름이아니라, 올려주신 소스코드를 공부하면서 깃허브에 올리고 있는데 뭔가 문득 올리는데 문제가 되지는 않을까 해서 여쭤봐야되나 생각이나서 질문드립니다.

2쇄본을 가지고 학습중에 오탈자를 발견했습니다. p.191. 맨 아래 코드 세 줄 중 Member findMember = teamA.getMember( ); 를 List<Member> merbers = teamA.getMembers( ); 로 복수형으로  수정해야될것 같습니다.

router.get<{}, {}, {}, { offset: string, limit: string }>('/:id....) <{}, {}, {}, { offset: string, limit: string }> 이게 무슨뜻인가요?

안녕하세요 제로초님. 디비에 관련된 질문입니다. 백엔드쪽 구성은 typeorm(mysql) + nestjs로 이루어져 있고, 여기서 궁금한점은 서로 다른 디비에서 데이터를 가져올 수 있을까요? 예를 들어 nodebird라는 스키마(디비이름)가 하나있고, Slack이라는 스키마가 있다고 가정했을때 백엔드에서 어떤 api는 slack이라는 디비에 접근해서 회원정보를 가져오고 어떤 api는 nodebird 디비에 접근해서 회원정보를 가져오게 할 수 있을까요? 어떻게 하면 좋을까요? 현재는 typeorm config에 DB_HOST값을 고정해서 쓰고 있습니다!

1. 제가 RTL analysis를 보면서 궁금했던 점은 verilog 코드상에서 reg [6:0] cnt_always; 라고 선언하면 7bit 짜리 reg가 1개 생기는 것으로 알고 있었습니다 하지만 그림을 보면 마치 1bit짜리 register를 7개 쌓아놓은 것처럼 합성이 된거 같은데 제 이해가 맞는지 궁금합니다 만약 제 생각대로 1bit 짜리 register 7개 쌓아놓은 것으로 합성이 된거라면 reg cnt_always [6:0] 과 다를것이 없지 않나요? 왼쪽 문법도 1bit짜리 7개가 있다는 점에서는 동일하지 않은가요? 2. 제가 입출력 포트에 대한 이해가 부족했던 것 같습니다. 모듈에서 입출력 포트라고 하면 뭔가가 있을거라고 생각을 했습니다.하지만 RTL 그림을 보니 입출력 포트라는게 현실세계에 대입해 생각해보면 단순한 입출력 단자다...usb 포트 연결하듯이 데이터가 들어가는 구멍이다 이렇게 생각이 들었습니다 맞는 생각인가요? 3. output reg o_cnt_always 로 선언한다면 합성이 어떻게 되는 것인가요? 출력포트 즉 출력 단자가 값을 저장한다??? 굉장히 이상하게 느껴집니다 4. RTL 그림을 보다 보니 제가 기술하지 않은 MUX가 들어가 있던데, 이건 Tool 이 합성하면서 제가 작성한 코드의 로직이 HW적으로 돌아갈 수 있게 알아서 집어 넣어 준 것인가요?? MUX 기능을 생각해 보면 if - else 문을 MUX로 구현해 준 것 같다는 생각이 듭니다. 이 생각이 맞는지 궁금합니다. 5. 제가 생각한 카운터는 아래 사진과 같습니다. 제가 학교에서 배울 때는 D ff 을 별도의 모듈로 만든 후에(파란색 1번 모듈을 d_ff.v 로 따로 만들었습니다) 이 모듈(d_ff.v)을 counter.v라는 파일에 include 해서 아래 사진과 같이 여러개의 D ff를 연결해서 카운터로 만들었었습니다. 맛비님 코드는 제가 배운 방식처럼 선이 여러개(아래 사진에서 QA QB QC QD) 나오는 것이 아니라 그냥 선이 하나만(o_cnt_always) 나오는데 둘 사이의 차이점이 뭔가요??? 

영상에서 pdf 파일 보여주실 때 비율도 맞지않아서 내용이나 그런부분 확인하기 어려운데 따로 문서 올려주실 수 없을까요?

BroadcastSender.apk 파일은 어디서 받을 수 있나요? 강의자료 첨부파일이 존재하지 않는 것 같은데 답변 좀 부탁드립니다.

제 사이트고 그렇고 제로초님 nodebird.com 사이트도 마찬가지인데, 모바일에서 우측 상단에 ... 버튼을 클릭한 뒤, 해시태그를 검색하려고 하면 검색창이 꺼져버리는 문제가 발생합니다. AppLayout ant design에서 문제가 발생하는 것 같은데, 이것의 해결 방법이 있을까요?

안녕하세요 선생님. 질 좋은 강의 감사드립니다. 다름이 아니라 괄호가 아닌 값만 정규표현식으로 찾아 `answer`에 넣는 과정을 코드로 담았는데  다음과 같은 코드도 괜찮은지 여쭤보고 싶습니다. let s = "(A(BC)D)EF(G(H)(IJ)K)LM(N)"; console.log(solution(s)); function solution(s) { let stack = []; let answer = ""; for (let x of s) { if (stack.length===0 && /[A-Z]/.test(x)) answer+=x; if (x === "(") stack.push(x); else if(x === ")") if (stack[stack.length - 1] === "(") stack.pop(); } return answer; }

안녕하세요. 에밋 pdf 단축키 파일은 어디서 받나요? 궁금합니다.

맛비님 counter 설계를 보고 제가 나름대로 찾아서 설계를 생각해봤습니다. 생각하다보니 질문이 있습니다. 1. D flip flop을 설계할 때 맛비님의 경우에는 output port를 wire 상태로 그냥 두시고 reg 변수를 따로 선언하셨습니다. 찾다보니 output port를 output reg 타입으로 선언해서 d flip flop을 설계하는 경우도 있던데 두 차이 점이 무엇인지 궁금합니다 나중에 합성할때 맛비님 방식이 더 유리한 것인가요? `timescale 1ns/1ps module d_ff(i_D, clk, reset_n, o_Q); input i_D; input clk; input reset_n; output o_Q;     always @(posedge clk or negedge reset_n)      begin         if (!reset_n)         begin             o_Q <= 0;         end         else         begin             o_Q <= i_D;         end              end endmodule 2. 맛비님은 counter 설계시 한번에 하셨는데 동기식/비동기식 counter를 찾아보면 여러개의 D flip flop으로 설계한 것들을 찾아볼 수 있었습니다. 여기서 질문이 있습니다. 아래 첨부한 사진을 보시면 4bit 동기식 counter를 설계했을 뿐인데도  truth table의 양이 많은 것을 알 수 있습니다. 만약 제가 16bit 동기식 counter를 설계한다고 하면 훨씬 더 많은 truth table이 요구되고 이 truth table을 가지고 카르노맵을 그리는 것이 훨씬 더 복잡해 질텐데 실무에서는 그럼 어떻게 설계를 하는건가요??? 혹시 이런 복잡함을 줄이려고 맛비님이 counter 설계 설명시 내부에 reg를 선언해서 +1씩 해주신건가요??(훨씬 단순하게 설계를 하기 위해 강의하신 내용대로 하는 것인지 궁금합니다)