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    미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
코드리뷰편 코드 실행 시 권한 문제
안녕하세요.코드 리뷰편의 코드를 실행 해보기 위해서/Chapter_21_prj_fc_core_sim/HW$ ./build위와 같이 실행 한 결과, ./build: Permission denied와 같은 에러 메시지가 발생 합니다.chmod -x buildchmod -x clean를 하고 난 후에도 권한 문제로 인해 코드 실행이 안되네요 ㅠㅠ어떻게 해결 해야 할까요?
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    미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
Ubuntu 설치 관련 문의
안녕하세요.설계독학맛비's 실전 Verilog HDL Season 1강의를 참고 하여 환경을 설치 하고 있는데,우분투 설치하고 진행 하는 도중 아래와 같은 창이 뜹니다.어떻게 해결해야 하나요?추가로,sudo apt-get update 명령어를 실행시Release file for http://archive.ubuntu.com/ubuntu/dists/focal-updates/InRelease is not valid yet (invalid for another 32min 22s). Updates for this repository will not be applied.위와 같은 에러 메시지가 나오는데, 이건 어떻게 해결 가능 할까요?+++ 일단 위의 이슈들 무시 하고 나머지 과정 진행 한 결과 Vivado 설치 및 실행되는것 까지는 확인 하였습니다.
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    미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
코드 실행 관련 문의 드립니다.
=================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 안녕하세요.강의 중에 코드리뷰편 마다 코드를 실행해보고, 파형을 분석하는게 나오는데, 제가 verilog 이전 편을 커리큘럼대로 수강 하지 않고, verilog 문법은 어느 정도 알고 있어서 바로 이 수업으로 신청하고, 이 강의를 다 수강 하고 나면 다음 커리큘럼인 '설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)' 까지 수강하려고 합니다. 다름이 아니라, 제가 설계독학맛비's 실전 Verilog HDL Season 1 를 수강하지 않았는데, 해당 강의의 무료로 올려주신, 환경 setup 강의를 들으면 맛비님 처럼 저도 직접 코드를 실행 해 볼 수 있는건가요?
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    미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
reg 뒤에 붙는 signed 표현에 대해서 질문 드려요!
reg 뒤에 signed 를 붙여도 합성 가능한 코드인가요?또 $signed 함수를 사용한 부분도 실제로 합성이 가능한지 궁금합니다...!
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    미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
lab16 빌드 후 2번(DATA Mover BRAM RUN) 실행시 오류
안녕하세요.맛비님이 올려주신 c code 에서는 85번째 줄에서 조건이assert( (0 < data) && (data < MEM_DEPTH));와 같이 나와있어서 4096을 입력하게 되면assertion "(0 < data) && (data < MEM_DEPTH)" failed: file "../src/lab16_main.c", line 85, function: main와 같은 메시지가 나오며 실행이 되지 않습니다. 강의를 보면서 코드를 비교해보았는데,맛비님의 c code에는assert( (0 < data) && (data <= MEM_DEPTH));와 같이 등호가 있어서, 저도 등호를 넣고 다시 실행 해보니, 그렇게 한 경우에는 4096 입력 시 정상 작동 합니다! 올려주신 c code 수정이 필요할 것 같습니다!
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    미해결ARM Cortex-M 프로세서 프로그래밍
putty에서 글자가 깨집니다.
처음에는 잘 되었는데 컴퓨터 끄고 키니 putty에서 printf에 출력될 한글 영어 글자가 깨져서 나옵니다.
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    해결됨설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
5장 실습이후 직접 코드를 따로 만들어서 같은 과정을 실행하면 led가 안켜지네요..
현재 사용하는 보드는 Arty z7-10입니다.강의들으면서 실습으로 주신파일들로는 과정을 다 성공했는데왜 코드를 직접 작성하면 led가 안켜질까요.. 코드를 직접 작성하고 강의 영상의 과정을 그대로 따라가면서 진행했는데 이유를 도저히 모르겠습니다...정말 바뀐거 라고는 코드만 직접 작성한거 말고는 모든 과정이 동일하게 진행되었습니다.회로 합성, vitis 구동한 뒤 더미코드 작성해서 빌드하고 launch hardware까지 다 되는데 led만 안켜지네요.. ㅠㅠ 작성한 verilog코드와 xdc파일 같이 첨부합니다.xdc파일의 경우 같은 파일로 배포해주신 코드에 대해서는 동작을 해서 바뀐것이 없습니다.
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    미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[lab10] Vivado 10_fsm_counter_ctrl_project 진행 중 Address Map 관련 문의 입니다
안녕하세요.Lab10 실습 진행 중 강의 영상과 다르게 나오는 부분이 있어서 문의 드립니다.저는 강의 내용과는 다르게, Address Map 그림에서 주소가0x43c_00000x43c1_0000으로 나오지 않고, 0x00x0으로 나오고 있습니다. 그리고 64K 가 아닌, 16B 로 나와있는데, 혹시 원인이 무엇인지,해결방법 알려주시면 감사합니다. 아래에 해당 과정에서 실습한 Diagram, Address Editor, Address Map 사진 첨부 해 드립니다.
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    미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[lab8] "xparameters.h" 관련 문제..
안녕하세요.lab8 실습 중 영상에서 알려주신 방법으로 따라해보아도(makefile 수정 등 모든 과정을 따라했음에도) ../src/main_lab8_rev_2022_1.c:21:10: fatal error: xparameters.h: No such file or directory 21 | #include "xparameters.h" | ^~~~~~~~~~~~~~~ 위와 같은 에러 메시지가 발생하며 build가 되지 않는 문제가 생깁니다..현재 저는 Vitis 2022.2 버전을 사용 중입니다.
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    미해결FreeRTOS 프로그래밍
태스크 별 주기 주는 방법
안녕하세요 task 1, task 1, task 1 이 있다고 가정할때 각각 100 200 500ms마다 한번씩 해야한다고 가정할 경우 어떻게 주기를 관리하나요? 예를 들어 단순하게 osdelay(100); 한다면 단순히 0.1초만 보장하기 때문에 나중에는 누적되어서 오차가 생길거라고 생각되어집니다.
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    미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[FPGA 4장] Hello Matbi World (Vitis Tool 을 이용하여 PS 에 Program 해보기) - 실습편 진행중 오류가 발생 하여 질문 드립니다.
안녕하세요.[FPGA 4장] Hello Matbi World (Vitis Tool 을 이용하여 PS 에 Program 해보기) - 실습편강의를 수강 하면서 Vitis 진행 중 오류가 발생 하여 문의 드립니다.강의 영상의 16:20 정도 부분을 진행 하다가,hello world 를 선택하고 나서 진행 하면첨부한 사진과 같은 에러 창이 뜨면서 제대로 진행이 되지 않습니다.해결 방법 알려주시면 감사합니다.Vitis Log 에서 에러 메시지 내용도 같이 첨부해 드리겠습니다.
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    미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
"xparameters.h" 및 address 문제 문의 드립니다.
22:06:54 **** Incremental Build of configuration Debug for project 09_blink_led_axi4_lite_app ****make all make --no-print-directory pre-builda9-linaro-pre-build-step' 'make --no-print-directory main-build'Building file: ../src/lab9_main.c''Invoking: ARM v7 gcc compiler'arm-none-eabi-gcc -Wall -O0 -g3 -c -fmessage-length=0 -MT"src/lab9_main.o" -mcpu=cortex-a9 -mfpu=vfpv3 -mfloat-abi=hard -ID:/FPGA/lab/FPGA_pjt/lab9/09_blink_led_axi4_lite_project/09_blink_led_axi4_lite_vitis/09_blink_led_axi4_lite_project/export/09_blink_led_axi4_lite_project/sw/09_blink_led_axi4_lite_project/standalone_ps7_cortexa9_0/bspinclude/include -MMD -MP -MF"src/lab9_main.d" -MT"src/lab9_main.o" -o "src/lab9_main.o" "../src/lab9_main.c"../src/lab9_main.c:21:10: fatal error: xparameters.h: No such file or directory 21 | #include "xparameters.h" | ^~~~~~~~~~~~~~~compilation terminated.make[1]: *** [src/subdir.mk:23: src/lab9_main.o] Error 1make: *** [makefile:34: all] Error 222:06:54 Build Finished (took 491ms) 위에는 vitis 에러 메세지 입니다. 8장에서는 나타난다고 하셨는데 9장에서도 나타나고 address값도 다릅니다.. 이상하네요. 진도를 계속 못나가요 ㅠㅠ 아래는 ip 세팅 후 address 확인 값인데 address값이 이상하고 크기도 64k로 하셨는데 저는 선택지가 없습니다. gui에도 반영이 안되구요.. 방법좀 문의드립니다 vivado는 2022.2입니다.
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    미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
lab10_vitis build 실패 ,,
빌드를 하게 되면 아래와 같은 에러메세지가 출력됩니다.Problem 탭에는 이렇게 표시되어 있습니다.sleep.h 파일은 존재하는데 왜 이러는걸까요 ,, ??usleep이 아닌 sleep도 안되네용 ,,조언 부탁드립니다 ㅠ
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    미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
pl과 ps의 동작주파수
안녕하세요 맛비님.23:42 초에 보시면, PL의 clock을 90 MHz로 맞춰주셨습니다. 그리고 Input Frequency가 33.33 MHz로 되어있는데, PS 즉 Arm processor의 동작주파수가 33.33MHz인가요?Arm processor의 zynq 내 정해져있는 건가요? 바꿀 수 있는 방법이 있는지 궁금합니다. 감사합니다.!!
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    미해결FreeRTOS 프로그래밍
TaskDelay() 함수처럼 Context Switching을 유발하는 함수는 모두 내부적으로 ISR을 통해 실행되는 것일까요?
상호배제방법-인터럽트금지 강의를 듣다가 궁금한 점이 생겨서 질문드립니다.TaskDelay() 함수처럼 Context Switching을 유발하는 함수는 모두 내부적으로 ISR을 통해 실행되는 것일까요?특히 Systick Interrupt를 통해 실행되는 것 같은데, 제가 제대로 이해한 게 맞는지 궁금합니다.
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    미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
auto connect error 질문 드려요
안녕하세요 맛비님 강의님 잘보고 있습니다.오늘 갑자기 vitis, vivado 업데이트가 있어서 잘못 눌러 해버렸는데 갑자기 안되어서 다시 설치했는데auto connect error가 발생 합니다 xsbd server start가 안되는거 같습니다.해결 방법 문의 드립니다.
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    미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
github주소 알려주세요
20강 bram코드 확인하려고 하는데코드를 어디서 확인해야 하나요? (matbi86에는 코드가 안 보이네요 ㅠ)
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    해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
VIM 개발환경 질문
먼저, 질문 공지사항에서 수업과는 무관한 내용은 질문 삼가해달라고 하신것 같아서 미리 죄송하다는 말씀드립니다. ㅠㅜ 현재 사용 중인 vim 에 다양한 기능을 추가하고 싶은데, 인터넷을 뒤져봐도 깔끔하게 정리가 안되어..혹시 맛비님이 사용 중이신 개발환경을 공유해주실 수 있을까 하여 질문 올립니다._vimrc 환경을 말씀드리는거에요! 혹시 실례가 안된다면, 어떤 것들을 추가하는게 좋은지, 가장 기본적인 환경이라도 추천해주시면 정말 감사하겠습니다. (지금은 tab, space 정도만 추가하고 사용 중입니다) 좋은 강의 항상 감사드립니다.
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    미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
명령어 자동완성
안녕하세요사진처럼 end까지만 치고 목록이 보이게 하려면 어떻게 하면 되나요?? ctrl + n을 누르면 되나요? =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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    미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
8장 2022.2 버전 사용중 read map eorror 발생 해결 방법 공유 드립니다.
https://support.xilinx.com/s/article/000034848?language=en_US 위 링크로 들어가 환경 폴더를 환경변수로 설정 하시고 다시 실행하시면 해결 됩니다!! 역시 디버깅은 재밌어요!!