안녕하십니까 맛비님. 코드를 분석하다가 궁금한 점이 생겨서 질문드립니다. power_of_8_hs.v 코드를 분석해보았는데, 8승 모듈의 출력 단자인 m_power_of_8과 m_valid에 어떠한 계산 결과를 할당한 할당문이 없는 것으로 분석하였습니다. 그러나 시뮬레이션 파형을 돌려보면 파형이 정상적으로 생성되었는데, 할당문이 없었음에도 불구하고 값이 정상적으로 출력이 된 이유가 궁금합니다. 답변해주시면 감사하겠습니다. ================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
첫번째 사진과 같이 project를 생성하면서 자주 zybo가 없는 것 처럼 보이지 않는 경우가 발생합니다. 아무리 Refresh를 해도 동일하게 발생합니다. 두번째 사진에서 보이는 것 처럼 다른 project에서는 잘 인식이 되어 xc7z010clg400-1이라고 써있는데 이를 세번째 사진에서 검색하여 사용해도 무방한 것인가요? vitis에서 build project를 한 후에 마음이 급하여 sw를 launch하고 난 후에 vitis serial terminal에 연결하여 실행하는 데 이러면 마치 terminal에서 동작을 하지 않는 것처럼 보입니다. uart를 연결을 끊고 launch를 하여도 동일합니다. 반드시 uart를 연결한 후 launch를 해야 하나요? 순서가 있는지 궁금합니다. 3. 알려주신 영상에서 동일하게 순서를 맞춰 따라가더라도 terminal에서 동작하지 않는 것처럼 uart가 연결만 되었다는 메세지만 나올 뿐 그 외에는 나타나지 않는 경우들도 있었습니다. 여러 번 프로그램을 껐다 켰다를 반복해서 겨우 될 때가 여러 번 있었습니다.
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요. 현재 lab9를 진행하고 있습니다. 근데 lab8과 동일한 오류가 발생하여 문의를 드리게 되었습니다. 발생한 에러는 xparameters.h에서 에러가 발생하였다고 합니다. lab8에서 알려주신 방법으로 하여도 동일하게 발생합니다. 해결을 하지 못하여 일단 영상으로 보는 것이라도 진도를 진행하고 있습니다. 버전은 2021.1을 사용하고 있습니다.
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== 안녕하세요. 맛비님. parameter를 다음과 같이 포트 선언 전에 선언 하려고 다음과 같이 바꿨는데 자꾸 오류가 나와서 여쭈어 보고자 합니다. 다른 코드는 틀린게 없는것 같은데 다음과 같이 선언하면 안되는 것일까요?
설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
안녕하세요! 강의 잘 듣고 있습니다! 다름이 아니라 13장에서 하이브리드 프로세서와 코프로세서의 개념을 설명해주셨는데 이 부분이 잘 이해가 되지 않아요 강의 중 말씀하신 "AMD Xilinx의 사례를 보셔서 아시겠지만 만약에 제3의 벤더가 자체 CPU를 갖고 있지 않다면 코 프로세서가 될 수 없어요 여기서 제3의 벤더들은 ARM에 완성된 온전한 IP를 칩에 넣어서 만드는 것이기 때문에 하이브리드 프로세서의 형태에 맞게 될 수가 없겠죠 뭐 여러분들 아시다시피 삼성의 엑시노스, 그 다음에 퀄컴의 스냅드래곤의 프로세서는 ARM의 IP를 베이스로 사용합니다. 이는 즉 하이브리드 프로세서죠. 근데 여기서 엔비디아는 이미 텐서 연산, 그러니까 행렬 연산이 굉장히 강합니다. 그래서 엔비디아가 만약에 ARM을 성공적으로 인수를 하게 된다면 하이브리드가 아닌 앞서 살펴본 코 프로세서의 길을 갈 수가 있어요" 라고 말씀하셨습니다 (강의 스크립트 복붙으로 가져왔습니다!) 제가 이해한 바로는 결국 하이브리드이든 코프로세서이든 CPU IP와 NPU IP를 overlap시켜서 만든 것이고 그걸 한 칩에 두면 하이브리드 라는 거 까진 이해했습니다. 근데 코프로세서의 이미지가 그려지지 않네요.. 엔비디아가 ARM의 IP를 개조해서 CPU IP랑 합치면 그게 코프로세서가 되는건가요? 강의 하시는 늬앙스가 뭔가 코프로세서가 더 좋다는 식으로 들려서 둘의 차이점이 정확히 무엇이고 어떤 점에서 서로 장단점이 있는지 모르겠습니다.. 그래서 왜 앞으로 코프로세서가 대세가 될 것 같다고 말씀하신지 궁금합니다! 그리고 엔비디아 또한 자체 CPU를 갖고있지 않은데 어떻게 코프로세서가 될 수 있는건가요?? 제대로 이해한 것이 아니다보니 말의 두서가 엉망이네요 ㅠㅜ 죄송합니다 ㅜㅠ
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 자주 묻는 질문에 혹시 답이 있을 수 있어요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 안녕하세요. SPI 기능을 제공한다구 2 편 수강중인데요. GPIO 핀으로 fnd_dio,fnd_rclk,sclk 으로 세팅 후 mode transmit only Master 모드로 설정하고자하는데요 disable 로 되어 있는데 제가 놓친 부분이 있을까요?? 혹시 , 제가 cube 버전이 v1.14.1 인데, 강사님과 동일한 버전을사용 해야 하나요??
설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
안녕하세요 강의 잘 듣고 있습니다 😃 다름이 아니라 강의에서는 CNN을 통해 가속기를 만드는데요 첫주차에 말씀 해주신 SNN은 현재 상용화가 많이 안 된 상태인지 궁금합니다. NPU 만들기 위해 현재 CNN이 base로 가장 많이 활용되나요? SNN이 안 쓰이는 이유가 있다면 무엇이 있을까요? 감사합니다 😁
================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== 안녕하세요. 강의를 듣다가 skid buffer 관련되어서 질문이 생겼습니다. hdl 24장 2분 40초 쯤에 m_valid_temp 와 m_data_temp 존재 이유를 설명하실때 master side , slave side 가 각각 skid buffer 의 오른쪽 그리고 왼쪽 으로 말씀하셨는데 보통 모듈에서 valid , data 를 보내고 ready 를 받는 쪽(s_valid, s_ready, s_data)이 상대적인 master module 이고 그 반대가 slave module 아닌가요? 아니면 그렇게 설명하신 이유가 온전히 skid buffer 관점에서 s_valid, s_ready, s_data (왼쪽) 부분이 앞선 모듈의 slave 이고 m_valid. m_ready, m_data(오른쪽) 이 이후 붙을 모듈의 상대적인 master 이기 때문인것인가요?
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
simple_bram_ctrl 모듈에서 bram으로 부터 받은 입력(q0)을 바로 o_mem_data에 assign 한 것에 대해 레지스터를 통해 연결하는 것을 추천한다고 주석을 달아주셔서 이런 식으로 레지스터를 통해 연결을 하면, 예상한 것과 같이 bram에서 이미 1 clk 뒤에 출력하기 때문에 결과적으로 2 cycle 후에 데이터가 출력이 되는 상황이 발생하였습니다. 맛비님께서 말씀하신 것처럼 레지스터를 활용하여 출력을 하는데 실습 결과처럼 1cycle 뒤에 데이터가 출력되게 하기 위해서는 어떤 식으로 코드를 구성해야하는지 조언해주시면 감사하겠습니다. 추가로 r_mem_data를 선언하시고 실제로 실습에서 사용 안하신 이유가 궁금합니다.
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 맛비님, 설치 관련해서 궁금한게 있습니다. 현재 회사에서 vivado 2019 버전을 사용하여서 2019 버전으로 강의를 수강 시 문제가 될까요? 또한 이미 vivado 2019가 설치되어 있는 피씨라서, vivado를 따로 설치하려고 하는데 vitis와 vivado의 버전을 맞춰서 설치해야 할지도 궁금합니다. 감사합니다.
안녕하세요. 영상을 보면서 gimp를 설치하려고 하는데 오류가 발생해 설치를 실패했습니다. 분석해주시면 감사하겠습니다. 설치 중간에 이러한 오류가 발생하였고 이러한 문구가 뜨면서 종료되었습니다. remove 하려고 해도 remove 할게 없다는 내용이 뜨고 재설치해도 계속 오류가 발생합니다. ================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요, 맛비님! vivado schemetic을 실행하는 과정에서 오류가 생겨 오래 잡고있다 해결이 안되서 질문 남깁니다. vivado를 이용해서 zybo-z7-20 led점등하는 코드를 입력하고 Schematic을 누르니 로딩이 되다가 vivado창이 닫혀버립니다. windows 11에서 vivado 버전은 2023.2.2를 사용중이고 관리자 권한으로도 실행해본 상태입니다. 사용하는 pc 스펙은 아래와 같습니다. 감사합니다.
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요! 맛비님! verilog hdl 강좌부터 fgpa s1강좌까지 모두 잘 수강하였고 추가적으로 더 공부하고자 하였는데 맛비님이 유튜브에 올려주신 digilent에서 hdmi 연결하는 과정을 보고 따라하고 싶었습니다. arty와 zybo의 큰 차이가 memory 정도라고 알고 있는데 그대로 arty 보드에 적용가능할 지 여쭙고 싶습니다 !
자동차에 여러 제어기들이 있을건데 개발 초기에는 각각의 제어기들이 미완성된 상태일 것으로 생각됩니다. 그럼 이 미완성된 제어기들을 차량 내 전부 탑재시키고 진단통신을 통해 재대로 동작되는지 체크하는건가요? 가전회사에서는 제어기판이 차량용처럼 많지 않아서 그런지 미완성된 제어기판들을 모두 통합제어하기 전에 예를들어 3개의 제어기판이 있는 경우 이상신호를 보낼 수 있는 PC가 1번 제어기를 대응하고 미완성된 2번 제어기판과 연동하여 상태에서 테스트를 진행하는 식으로 하는데 차량은 어떤식으로 진행되는지 좀 더 알고 싶습니다.
