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미해결
설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
맛비님 안녕하세요 ! 궁금사항이 생겨 글 남기게 되었습니다. NVIDIA의 GPU 같은 경우 '쿠다'라는 소프트웨어 플랫폼을 제가 이용해봤습니다. 수업시간에 설명해주신 inference를 위한 NPU 소프트웨어 플랫폼도 학생이 무료로 이용할 수 있는게 있을까요 ? MNIST 모델에 대해 설명해주실때 0~9까지 표현하기 위해 one-hot label을 10bit를 사용하셨는데, 4 bit를 사용해도 0~9가지 다 표현 가능하지 않나요 ?
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
실습 중 ./build를 실행하면 아래와 같이 뜨면서 실행이 되지 않습니다.. vi로 script를 수정하는것은 문제없이 진행이 되는데 build는 이런 식으로 뜨는데 혹시 뭐가 잘못된걸까요?
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 맛비님! 10강 진행 중 마지막 run as 시 아래와 같은 에러가 발생하여 진행이 불가능합니다 ㅠㅠ 어드레스 관련 문제인거같은데 어드레스와 range 같은 값들이 이전 강의까지는 강의 속 맛비님과 동일하게 생성되다가 10강 진행할때는 상이한 값이 나오네요 개인적으로 이것과 연관이 있지않을까 예상을 해보는데 혹시 어떻게 진행해야하는지 질문 드립니다 ㅠㅠ
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 맛비님! 이번에 리눅스 환경을 처음 써보는 수강자입니다. 다름이 아니라, 맛비님께서 season 1에서 알려주신대로 ubuntu와 mobaxterm, 그리고 xilinx for lunux를 설치하여 실습을 따라갔었습니다. 다만 그때는 데스크톱에 설치를 하였었는데 이번에는 노트북에도 같은 환경을 구축하고자 위 세가지를 동일하게 설치하였습니다. 혹시 이때, 데스크톱에 설치하고 작업했던 리눅스 계정을 노트북에서도 똑같이 사용할 수 있도록 로그인을 하는 방법이 있을까요? 구글링을 해보았는데 잘 이해를 하지 못해 질문 드립니다!
해결됨
Verilog FPGA Program 1
페이지 156쪽에 대한 질문입니다. scl신호를 생성하기 위한 카운터와 scl 반주기 counter 두개를 설계하신 이유가 궁금합니다. 아무리 읽어봐도 잘 이해가 안가서요 ㅠㅠ.. 그리고 3-1) start_runw부분을 한번만 더 자세하게 설명해주실수 있을까요?
해결됨
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 맛비님 이번에 Fpga/Hw가속기 강의, AI HW설계 강의 수강 하면서 Zybo z7-10 보드를 구매하였습니다.(20은 가격이 감당이 안되고 10으로 사용해도 된다 하셔서요) 그런데 제가 구매한게 보드만 있는 제품인데, 두 강의 진행하면서 보드 외에 필요한 케이블이나 필요한 것들이 뭐가 있는지 궁금합니다. Zybo Z7-20 with SDSoC Voucher 를 사용할 보드라고 하셔서 SDSoC Voucher Kit라는 제품하고 비교를 해보니 Pmod SSD x 2 2x6-pin to Dual 6-pin Pmod Splitter Cable x 2 Pmod TMP2 Pmod ALS Pmod USBUART Pmod VGA Pcam 5C USB Micro Cable x 2 CAT.6 UTP 플랫케이블 Project Box 8GB microSD Card 위 항목들이 차이가 나는데, FPGA강의 및 AI HW 설계 강의 실습과정에서 어떤 것들이 필요한지 잘 모르겠어서 질문드립니다. 혹시 저 위에 있는 것들을 다 구매해야할까요? 섹션1까지 확인해보면 USB Micro Cable만 사용하시는데 앞으로 실습 진행하면서 더 필요한게 있나 싶어서요..
해결됨
Verilog FPGA Program 1
Zybo z7-20으로 하고 있는데 Configuration Memory 과정에서 FSBL file이 필요하다고 합니다. 이 파일은 어디서 생성하나요?
미해결
설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
안녕하세요 맛비님. 좋은 강의 해주셔서 감사합니다. 다름이 아니라, AMD와 Xilinx가 2020년에 인수합병으로 CPU 안에 FPGA 요소를 포함시킨 새로운 Architecture인 Co-processor를 특허로 낸 반면에, 삼성의 엑시노스는 ARM의 CPU IP, AMD와 협업한 GPU, 자체 NPU등 각각의 IP를 한 Chip에 배치시킨 Co processor 가 아닌 Hybrid processor라고 볼 수 있을 것 같습니다. 여기서 의문은 왜 Co processor가 Hybrid processor 보다 좋은지 잘 모르겠습니다. 이에 대한 생각이 어떠신지 궁금합니다! 감사합니다.
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
현재 툴설치하는 단계인데 꼭 우분투환경에 설치해야하는 이유가 있나요? window버전으로 사용하면 안되는지 궁금합니다!
미해결
설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
안녕하십니까 cnn_acc_ci.v 파일에서 약 90번 째 줄에 ot_ci_acc에 각 kernel의 값을 더해주고 w_ot_ci_acc에 wire로 연결하고 r_ot_ci_acc로 전달합니다. 여기서 w_ot_ci_acc를 통해서 r_ot_ci_acc로 전달하는 이유가 궁금합니다. ================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
제가 3일동안 이 설치만 하고 있는대요 삭제하고 다시 다운한것만 몇번인지 모르겠네요 하다가수강자분이 정리하신 가이드도 다 따라했고 설치영상보고 모두 다 똑같이 따라하는중인대도 안되네요 문제가 뭘까요 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
해결됨
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요. AXI Protocol 공부하면서, Data Sheet와 병행해서 수업 듣고 있는데 AXI4 Lite IP Core 내부에 Regiter Address 관련되어서 의문사항이 있어서 Q&A 올렸습니다. Data Sheet에는 Register Map이 따로 표기가 안되어 있던데 해당 부분은 Xilinx에서 IP를 만들 때, Register Address를 이렇게 사용하겠다고 따로 정의내린 부분인 건가요? 또한 0x0008로 counter를 입력받고 0x000C로 접근하여 BRAM에 Write/ Read하는 별다른 이유가 있을까요?
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
gui 모드로 결국 경로까지 따라해서 설치해서 성공해도 그 이루에 vivado를 실행하기 위한 단계에서 vivado & 을 쳐도 계속 "command not find" 라고만 뜨고.... 근데 standard 모드로 설치는 제대로 했거든요... 설치 끝내고 root 계정에서 빠져나온 바로 이후입니다.... xilinx는 2022.2 버전이에요. 용량은 넉넉해서 문제없이 설치 했고요... 진짜 환장하겠습니다.ㅠㅠ 이거 빨리 수업듣고 기한까지 프로젝트 완성해야 하거든요ㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠ
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
vi /root/.Xilinx/install_config.txt # 생성된 config 파일을 편집함. 이부분에서 잘못된거 같아서 다시 실행 했는데 이렇게 나오는대 혹시 여기서 어떻게 해야할까요?? esc -> enter 누르면 이렇게 나옵니다 다시 설치 했는대 이렇게 나옵니 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 맛비님. LED 깜빡이기 실습을 하는 과정에서 맛비님이 올려주신 코드로 실행을 했는데 Bitstream 생성 과정에서 다음과 같은 오류가 떠서 진행이 안되네요 ㅠㅠ 혹시 어떻게 해결해야하는지 알 수 있을까요??
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
ZYNQ7 Processing System IP에서 Clock을 제거를 하였는데 그렇다면 Hello World는 어떤 Clock으로 동작하는건가요? ARM 프로세서 자체 클락인가요? 또한 XDC 파일을 추가해주지 않았는데, uart 사용이 어떻게 가능한것인가요?
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
================= 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
tools 파일에 vivado 설치하려고 했드니만 파일의 디스크 용량이 턱없이 부족하답니다.. 그래서 설치 최종단계로 넘어가질 못해요.
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
맛비님 안녕하세요, vitis 관련 궁금사항이 생겨 글 남깁니다. 헤더파일을 확인해 보던 중 sleep함수의 헤더파일이 zynq_fsbl_bsp 안에 include 되어있는것을 확인했습니다. 저희가 ip를 만들고 HW export를 진행한 것을 vitis에 올리는 것으로 알고있는데, 그러면 zynq 내부에 sleep 함수에 관한 내용을 포함하고 있다 라고 생각하면 되는지 궁금합니다.
미해결
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요. 현재 FPGA 강의 진행중에 문제가 생겨서 혼자 해결해보려 이것저것 시도하다가 해결이 안되어서 질문 글을 올리게 되었습니다. Hello_Matbi_World 강의 막바지에 Build Project후 Run as Hardware를 진행하였을 때 다음과 같은 오류가 발생하며 진행이 되질 않고 있습니다. 방화벽을 끄면 해결된다는 얘기가 있어서 다 끄고도 진행해보았는데 해결이 되질 않아서 조언을 얻고자 글을 올려봅니다. 추가++) 현재 툴은 2022.2 버전 사용 중입니다. 보드 또한 zybo z7-20을 똑같이 사용 중입니다. 4장에서 해당 부분 이전까지는 맛비님과 모두 동일하게 진행하였고, 문제 또한 없었습니다.
