안녕하세요 맛비님 베릴로그 코딩을 하면서 항상 궁금했던 것이 있어 질문드립니다. 제가 HW 언어를 공부하면서 느낀 점은흔히 코딩을 처음 접하는 SW의 C언어와 같이 구현을 하면 안된다는 것입니다. 이렇게 생각한 이유는 HW는 병렬 처리가 가능하기 때문인데요!이렇다보니 SW언어에서의 for 구문과 HW의 for 구문이 어떻게 다르게 동작하는지 궁금했습니다.HW 언어의 for문은 시뮬레이션 환경에서 유효한 것인지? 합성이 될수도 안될수도 있다고 하여 질문드립니다. HW 언어에서 for 문이 합성이 된다면for loop에서의 동작은 병렬로 동시에 처리되는지 아니면 시뮬레이션 처럼 clk에 동기화 시킨다면 실제로 동기화되어 동작하는지 궁금합니다.또한 HW 언어에서의 for문을 어떤식으로 접근하면 설계하는데 도움이 될지 궁금합니다.감사합니다.

안녕하세요 강의 잘 보고 있습니다.현재 이 신호는 상승엣지를 통해서 신호를 읽어들이던데보통 상승엣지가 High로 초기 신호 보내고하강엣지가 Low로 초기 신호로 시작하나요?

제목 그대로입니다.지난 주 월요일에 결제 했는데요 아직까지도 배송을 안 해주고 있어서 문의 드립니다.물론 "배송업체에서 보냈다고 하는 데 못 받았다"는 문자 메시지는 받았습니다만,도저히 이해가 되지 않아서 질문 남깁니다.분명 지난 주에 중국에 주문했던 PCB를 받았다며 사진까지 공유 해 주셨고,그래서 스마트 스토어에서 결제 했던 것인데요.그렇다면 지난 주에 보여준 그 사진들은 무엇인가요?언제까지 보내 주실 지 확실히 알려 주시거나, 환불(결제 취소) 방법을 알려 주시길 바랍니다.

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.================== 섹션 2-5 Design Desource, Constraints, Simulation Source 관련 질문드립니다!intel의 칩으로 fpga를 처음 접해서 vivado 툴이 꽤나 낯선 거 같습니다... Design source에는 verilog 파일을, Constraints에는 top module의 I/O와 보드(led, switch 등)를 mapping하는 파일을, Simulation에는 test bench 파일을 넣는 걸까요? 추가로 Quartus 툴에서는 합성 후 툴 내의 gui를 통해 schematic 파일을 보고 pin을 직접 연결시켜주었는데, vivado에서는 이를 코드로 작성해주어야 하는 건가요?

Port 를 뚫고 정보를 송/수신하려면 Connector를 사용해야한다고 설명해주셨는데요. 개념 설명에서는 SWC의 Port의 정보가 RTE를 통해서 오간다고 설명주셨습니다. 그럼 RTE와 connector의 관계는 어떻게 되는 것인가요?

안녕하세요.SWC간 정보를 호출할 때 Port를 사용한다고 말씀 주셨는데, 혹시 그 Port간 이름 (e.g Port_SeatBeltState)도 일치해야하나요? 아니면 A port와 B port가 정보를 주고 받을 때 connector를 통해서 각 포트의 이름이 다르더라도 명칭 명기만 해놓으면 되나요?

안녕하세요, 펌웨어에 질문이 있어서 글 남깁니다. 강의 내용에서는 Scheduler() 에서는 flag만 세팅하고, 태스크 실행 함수는 main()의 while()문에서 flag를 확인하여 해당 함수를 실행하는 것으로 확인하였는데,  펌웨어를 받고 보니 Slcheduler()함수에서 flag도 set하면서 task함수도 실행시키고 있는 것으로 보입니다. 이게 맞는건가요?   

전원 회로 벅 컨버터 부분에서 벅컨버터는 스위치를 On/Off 동작을 통해 입력 전압을 낮추는 이라고 되있는데 입력전압을 낮추는게 아니라 출력전압을 낮추는게 맞지 않나요?? 입력전압 대비 출력 전압을 낮춰서 낮은 출력 전압을 생성한다 이 말이 맞지않나요?

26강 4:30에서 Ds가 0 또는 1로 간다고 하셨는데, 메타스태빌리티에서 캡처했기 때문에 값의 상태를 보장할 수 없다로 이해했습니다.클럭 도메인을 건널 때마다 동기화기를 써서 안정 상태로 보낼 수는 있겠지만, 그 값이 어떻게 변할지 알 수 없다면 어떻게 제어를 할 수 있는지 이해가 잘 안갑니다.

강의 잘 보고 있습니다.STM32보드를 이용해서 혹시 소형 BLDC를 이용한 모터 제어 실습을 하고 싶은데 STM32와 모터 등 실습 영상(배선 연결방식 등)은 따로 없나요??그리고 키트를 구매할때 STM32 보드에 케이블 납땜해서는 판매는 따로 안하시나요?

안녕하세요 맛비님🙂정말 하나부터 열까지 많이 배우고 있습니다 !맛비님께서 공사가 다망하시고 강의 방향성과 좀 다른 것 같아 답변을 바란다기보단 bug의심 report라고 봐주시면 감사하겠습니다.늘 많이 배우고 있습니다 *^^*[1. 질문 챕터] : HDL 39장(WMDA)[2. 질문 내용] : 맛비님 코드를 이용하며 이것 저것 바꿔보고 실험도 해보고 있는데요. 실험 중 write_timeout error가 report 되었습니다. 해당 Test case를 dump해보니 다음과 같은 issue가 있었는데요. (아래 그림 참고 부탁 드립니다.) 문제 상황: r_burst_len_aw가 1인 경우 아직 fifo를 거치지 않아 AWLEN_w의 값이 업데이트 되지 않았는데 그 기간 동안 w_hs가 발생하여 is_burst_done_w가 1'b1로 toggle되지 않고 이에 last b chanel transaction이 일어나지 않음.

안녕하세요 맛비님! 항상 좋은 강의 감사합니다.다름이 아니라 맛비님이 강의하시고 있는 ppt파일 혹은 pdf파일을 통해 강의를 들으면서 필기를 하고 싶은데 혹시 수강생들이 다운 받을수 있을까요?

안녕하세요 질문이 있어 글 남깁니다.플레시메모리 읽기 작업은 한번에 128비트를 읽을 수 있다로 이해했는데 왜 순차코드의 경우 명령줄을 실행하려면 적어도 4개의 CPU사이클이 필요한지 잘 모르겠습니다. 첫번째 클럭에 128비트를 한번에 다 읽을 수 있는건가요? 아니면 128비트를 읽는데 4사이클로 나눠서 읽는다는 건가요?(1사이클에 32비트씩) 이 128비트를 읽는게 'FETCH' 랑은 다른건가요? CPU4개의 사이클 동안 플레시메모리 버퍼가 채워진다고 하셨는데, 한번에 128비트를 읽을 수 있다고 했는데 이 한번이 한 사이클이 아닌건가요? 앞서 하버드 구조로 순차적으로 한 클럭에 동시에 F, D, E가 수행될 수 있음은 이해했습니다.

우측 설명에서 Vds = 12V인것에 의문이있습니다.의문의 시작은 Vg가 12V라면 Vds가 Vgs - Vth 보다 무조건 클수밖에없지않나? 에서 시작하였습니다.GPT를 이용하여 공부해보니 , MOSFET이 도통될때는 외부에서 흐르는 전류에따라 Vds가 더 작게 결정된다고 이해하였습니다. 그렇다면 도통된상태에서는 Vds가 본래 걸어주던전압보다 더 작아진다는말인데 , 우측설명에는 Vds = 12V로 계산을 하여 혼란스럽습니다.그런데 또 단순히 Node전압쪽으로 생각해본다면 S는 당연히 0V를 가지고있을것이고 , 위쪽은 12V를 인가하였으니 Ron에 걸리는 전압 = Vds = 12V라고 생각이 들기도 합니다. 무엇이 옳은것인지 모르겠습니다..이해를 정확히 하지못하여 질문수준도 안좋은거같네요 죄송합니다 ㅠㅠ

안녕하세요! 해당 모듈에 대한 테스트벤치 코드를 system verilog 코드로 구현하셨는데 특별히 이유가 있는지 여쭤보고 싶습니다! .v 로 테스트벤치 만들고 싶은데, 다른 수업때처럼 tb_모듈명.v 만들어서 vivado 시뮬레이션 돌려도 무관한지 궁금합니다. 제가 오랜만에 해당 부분(axi4 stream)을 다시 듣는 중입니다. 혹시 이전 수업들에서 설명하셨던 내용이라면 죄송합니다..

안녕하세요. 강사님.강의 잘 보고 있습니다. 감사합니다.한 가지 궁금한게 있어서 질문 드립니다. 모터 속도 측정 가능한 센서로 엔코더에 대한 설명이 전 장에 있었는데요.만약 홀 센서와 분해능이 높은 엔코더가 있다면 속도 측정할 때 어떤 센서를 사용해서 속도를 측정하는 것이 더 좋은지 강사님 의견을 듣고 싶습니다. 강의를 보면 홀 센서를 사용해서 속도를 측정해도 문제가 없을 것 같은데, GPT에 물어보니 홀 센서를 사용하여 속도 측정시 저속에서 부정확하다는 의견이 있어서 여쭤봅니다.

안녕하세요 🙂안녕하세요, 맛비님 강의 잘 듣고 AXI 프로토콜 실습 중인 대학원생입니다.현재 Xilinx AXI VIP를 사용해 DUT(Master)를 검증하고 있는데, WREADY 신호가 시스템 클록(ap_clk)과 맞지 않게 토글되는 현상을 관찰했습니다.현상 요약: AXI VIP 환경에서 슬레이브 측 WREADY 신호 생성을 RANDOM 모드를 사용하고 있습니다." rgen.set_ready_policy(XIL_AXI_READY_GEN_RANDOM);"이 설정을 사용하자, VIP가 생성하는 m00_axi_wready 신호가 저희 DUT의 시스템 클럭(ap_clk)과 동기화되지 않은 상태로 토글되는 것을 확인했습니다. 즉, WREADY가 클럭 엣지에 맞지 않게 변경되면서, 의도치 않은 시점에 WVALID && WREADY 조건이 만족되어 w_hs (write handshake)가 발생하게 됩니다.결과적으로 클록 엣지 기준으로는 WREADY = 0이어야 하는데, δ‑사이클(글리치) 동안 1로 인식되는 문제가 생깁니다.질문: 위와 같은 상황에서 2가지 질문이 있는데요,1. PS(혹은 PL)의 DRAM 데이터를 AXI를 통해 PL영역(제가 설계한 DMA)으로 전송할 때, 위와 같은 WREADY 글리치가 FPGA 상 혹은 실제 ASIC 칩을 찍는다고 했을 때 실제로 발생하는 현상인가요?2. 현업에서는 이러한 경우가 발생한 경우에 어떻게 해결하는지 궁금합니다. (AXI4 protocol 사용 혹은 일반적인 signal)(추가로 좀 찾아보니 synchronizer를 사용해 latch한다고 하는데 AXI4 protocol에는 적합하지 않다고 판단됩니다.)

안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================안녕하세요 디지탈 회로설계 관심많은 학부생인데 우연히 강의를 접하게 되어 정말 많은 도움 받고 있습니다.현재 해당 강의는 실습까지 완료하였는데 실습 중 궁금한 점이 몇가지 생겨 문의드립니다.ASIC 설계를 진행할 때, RTL 시뮬레이션은 주로 Cadence사의 Xcelium 시뮬레이터를 사용하고 있으며, 이 툴은 SystemVerilog의 다차원 배열을 지원하는 것으로 알고 있습니다. 실제로 저도 CNN core를 구현하면서 Xcelium을 통해 다차원 배열을 사용하여 RTL 시뮬레이션까지는 성공적으로 수행했습니다.하지만 FPGA 타겟 합성을 위해 Vivado를 사용하려 하니, Vivado는 SystemVerilog의 다차원 배열을 지원하지 않아 합성이 불가능하다는 점에 부딪혔습니다.궁금한 점은 다음과 같습니다:ASIC을 타겟으로 하는 칩 개발에서도 FPGA 기반의 프로토타이핑이나 검증 단계를 거치는 것으로 알고 있습니다. 그런데 이 경우, 다차원 배열을 사용한 RTL 코드를 Vivado에서 합성하려면 어떻게 처리하나요?xcelium을 사용하더라도 다차원 배열은 모두 일차원 벡터로 평탄화(flatten)해서 작성해야 하는 건가요?혹은 FPGA용 합성을 위해 별도로 변환된 RTL을 따로 관리하는지, 일반적인 업계의 방법이 궁금합니다. 2.현재 시즌 2부터 수강할지, 시즌 1부터 수강할지 고민하고 있습니다.저는 학부 수업에서 vivado 및 Verilog를 사용하여 16bit 기반의 non-pipelined CPU를 직접 설계하고, RTL 시뮬레이션까지 수행한 경험이 있습니다. 카운터, FSM 등 기본적인 디지털 회로 모듈을 RTL로 구현할 수 있는 수준의 기본 지식도 있습니다.다만 FPGA 실습에 필요한 배경 지식(BRAM, Vivado를 이용한 시뮬레이션 이후 합성 및 구현 흐름 등)은 거의 없는 상태입니다.관련해서는 alinx 사의 fpga인 ax7035b 모델에 카운터 정도 구현해서 올려봤습니다.이런 경우, 시즌 1부터 수강하는 것이 좋을까요?아니면 어느정도 RTL 설계 경험이 있으니 시즌 2부터 들어도 괜찮을까요?

저처럼 똥꼬쇼하시는 분이 없길 바라는 마음에....모두한테 적용되는지는 모르겠는데 이 링크에서 따라하는대로 하니까 어제 오늘 고생한거 드디어 해결봤습니다ㅠㅠㅠhttps://community.st.com/t5/stm32cubeide-mcus/stm32cubeide-stm32cube-project-creation-issue/td-p/823125

안녕하세요, 벅 컨버터 설계에서 벌크 커패시터의 최소 용량을 구하는 공식에서 델타t를 50usec(20kHz)를 사용한다고 하셨는데 이건 어떤 스위칭 주파수를 말하는 건가요? 이 전에 벅컨버터의 스위칭 주파수는 544kHz라고 하셔서 20kHz는 어디서 나온 건지 궁금합니다.감사합니다.