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해결됨
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
선생님 안녕하세요! 수강 신청은 일찍 했는데 강의는 며칠 전부터 수강하게 된 학생입니다. 강의 너무 잘 듣고 있는데 다름이 아니라 앞에 가르쳐 주신대로 따라 하니 vivado GUI 까지 잘 떴는데 vi .bashrc에서 source ~/tools/Xilinx/vivado/2020.2/settings64.sh 추가 후 editor 저장 한 다음 다시 우분투로 들어가서 xvlog 명령어를 치면 아래와 같이 나옵니다. 혹시 어떤 문제가 있는건지 알 수 있을까요??ㅜ
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
강의 시청 중 궁금한게 있어서 질문 남깁니다. 직접 코드 작성하시는거 보면 vi에서 자동완성이 되던데 그 기능은 어떻게 설정하면 사용할 수 있나요?
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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요, 스크립트 에 대해 질문 있습니다. 1. 현업에서, Makefile을 작성해서 컴파일을 진행하나요? 2. 설계/검증 과정에서, 스크립트 파일의 용도가 궁금합니다. (빌드, 컴파일, 클린 이외 어떤 목적으로 작성하는지 궁금합니다.)
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
다운 마치고 다음단계 진행하려고 하는데 또 처음부터 막히네요... D드라이브에 설치해서 그런 걸까요...? 수업자료는 cd~/ 로 옮겼습니다. 그리고 build 실행시키려는데 안 되네요..
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
- 처음에 xilinx 버전을 2020.3으로 다운받았더니 edition고르는 거에서 webPACK이 없더라구요. 그래서 다시 2020.2버전 다운 받아서 똑같이 해봤는데 아래 그림처럼 됐습니다. 만약 저처럼 2020.3으로 어느정도 진행하다가 다시 2020.2로 하는 경우에는 해줘야 되는 게 있나요?
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
안녕하세요 Vivado text editor 대신에 Vscode를 text editor로 사용하고 싶습니다. 인터넷에 검색해보면 윈도우 환경에서는 설정하는 방법이 있는거 같은데 혹시 현재 실습 환경인 리눅스 환경에서도 설정하는 법을 알 수 있을 까요??
해결됨
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
====== 질문 ====== 질문이 좋았는데, 사라져서 대신 남깁니다. :) 1. Resistering count 부분을 꼭 작성해야 하나요? Resistering count가 없어도 Core 에서 i_num_cnt에 따라서 카운트 되도록 표현 가능하지 않나요? 2. 카운트 변수를 초기화 시킬때 reset_n 으로 하는게 정석 같지만 i_run 신호로 해도 괜찮은건가요?
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
제가 fulladder 만들어서 시뮬레이션 테스트를 해보려고 하는데 build파일 및 clear파일을 어떻게 만드는지 모르겠습니다. 간단하다면 알려주시고 좀 복잡하면 배울수 있는 사이트 알려주시면 감사하겠습니다!!
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
Tool 설치시 C drive 의 용량이 부족하다면! D drive 에 설치하시면 됩니다. (하지만 D drive 가 없다면..;;;; 죄송합니다.) 방법은 path 만 D drive 로 잡아주시면 됩니다. WSL terminal 에서 cd /mnt/d # "d" drive path 만약에 성공적으로 들어가 지신다면, install path 를 /mnt/d/tools/Xilinx 이렇게 해서 진행하시면 됩니다.
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설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
맛비님 강의 FSM 실습편에서 궁금한점이 있어 질문드립니다 #10 @(posedge clk); $display("Start! [%d]", $time); i_run = 1; @(posedge clk); i_run = 0; 테스트벤치에서 initial begin 안에 이런 구문이 등장하는데 @(posedge clk) 뜻이 뭔가요 @를 보니 always @(posedge clk)이 생각나는데 제가 알기로는 initial 구문안에 always를 쓸 수 없다고 알고 있었거근요 @(posedge clk)는 always @(posedge clk)에서 always 만을 없앤 것인가요? 아니면 다른 어떤 의미가 있는 것인가요?
해결됨
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
맛비님 전에 유튜브 영상에서 방학동안 공부하는 베릴로그 문법 공부책으로 한국어판 VERILOG HDL 디지털 설계와 합성의 길잡이 를 추천해주셨습니다. 교보문고에 검색해보니 품절이라는 표시가 나오는데 혹시 다른 책을 추천 받을 수 있을까요? 마치 C언어 문법을 가르쳐 주듯이 베릴로그의 문법만을 다루는 책이 있을까요?
미해결
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
혹시 에러나는 부분이 always 첫문장에 nstate=idle때문에 is_done이 0이 될때를 명시하지 않으면 state가 idle로 가기 때문에 문제가 되는거로 이해했는데 혹시 맞나요?
