위의 사진은 삼코치님이 시뮬레이션 돌렸을 때의 결과입니다. 동영상강의에서 36:40 쯤에 코치님이 AC simulation을 돌린다고하셨죠? 그런데 지금 현재 transient가 아닌 AC simulation이 잖아요 그렇다면 transient에서 쓰이는 VINN에 달린 SINE(1.2 10m 1k 0.5m)라는 parameter와 VINP에 달린 SINE(1.2 10m 1k)라는 parameter를 제거해도 "AC simulation"에서는 결과가 같아야한다고 생각했는데 다음 사진과 같이 결과가 조금 다르게 나오는데 이게 도대체 왜 그런지 이해가 안갑니다... 두번째 질문 추가로 삼코치님이 VINN에는 AC성분을 제거하고 VINP에만 AC 1성분을 넣어줬는데 그냥 differential input이 AC 1로 들어갔다고 생각하면 되는건가요? 확인해보니 한쪽 AC 0.5 한쪽 -0.5 넣었더니 그냥 한쪽만 AC 1한거랑 결과가 같게 나오긴하네요 그냥 제 이해가 맞는지 궁금해서 여쭈어봅니다. 친절한 답변 항상 감사합니다!
회로도 (Gain : 81 / UGB : 30M / PM : 55) ADD Simulation 현재 Gain은 기존 OTA 대비 약 2배 가까이 향상되었지만, PSRR 성능은 예상했던 것보다 개선되지 않고 기존 OTA와 유사한 수준(거의 0dB)으로 나타났습니다. 이 상황에서 PSRR 성능을 향상시키기 위해 어떤 부분을 중점적으로 개선해야 할지 조언을 구할 수 있을까요? 질문2 ) 가능하면 Output voltage swing simulation도 알려주시면 감사하겠습니다! (input을 어떻게 주는지, input을 output과 묶는지, 시뮬레이션 방법, ...)
1) 해당 공정의 VDD 값이란 : VDD(BGR)=4V, VDD(AMP)=3.3V 등 VDD 조건이 달라, 어떤 전압을 기준으로 설계해야 할지 혼란스러워 질문드립니다!. tsmc 180nm의 정확한 공정 매뉴얼을 찾아보려 했지만 정확하게 알 수가 없네요ㅠㅠ 또한 정확한 공정 규격을 알아야 소자 손상없이 올바른 동작이 가능한것으로 알고 있습니다. → 제가 알아본 정격 전압은 1.8V이긴합니다 2) 저전압 설계에서의 VDD : BGR 과제에서 VDD=4V를 사용하여 낮은 기준전압을 생성했습니다. 기 경우, "저전압 설계'라는 것은 공급전압과 무관한게 맞는지 혼란스러워 질문드립니다 ! (제가 이해하고 있는 저전력/저전압 설계는 다음과 같습니다) (저전력 설계 : Power=VI를 낮춘 설계. 즉, VDD뿐만아니라 Current까지 작으면 좋음) (저전압 설계 : 낮은 VDD를 사용)
1) 13,14강 강의를 보고 VIN에 DC, VDD에 AC를 주고, 삼코치님 회로에서 PSRR을 측정했는데 2dB가 나오지 않아 질문드립니다 ! 다른분들 과제보면, 입력에 AC를 줘서 DM으로 PSRR를 측정하던데 이건 잘못된 것이라 생각합니다 ! 2) 또한 PSRR 시뮬레이션방법에 대해 검색결과, VDD에만 AC를 줘서 PSRR를 측정하지 않고, 회로 구조도 바꾸고 입력도 바꿔서 PSRR를 측정하던데, 혹시 저희가 진행하는 PSRR은 어떤 것인지 궁금합니다 !
안녕하세요 single stage랑 current mirror 시뮬레이션을 활용하는 부분에서 질문이 2개 있습니다. 첫 번째 질문) 강의처럼 Dc operating simulation을 돌리고 나서 gm이나 캐패시턴스 등 값을 보려고 SPICE Output Log에 들어가니 아래 사진처럼 아무런 파라미터 값들이 뜨지 않습니다. ( 삼코치님께서 올리신 test 파일 말고 제가 따로 똑같이 도면 작성하고 설정해서 시뮬 돌렸습니다. 삼코치님께서 올리신 test 파일로 돌려도 아래처럼 파라미터 값들이 안 뜨더라고요ㅠㅠ ) 두 번째 질문) 삼코치님과 똑같이 설정하고 시뮬레이션을 돌리는데 파형에서의 값들이 다르게 나옵니다..! 예를 들면 a. single stage amp에서의 dc operating point 시뮬을 돌리면 삼코치님께서는 Vout_cs 값이 1.36702, Vout_cg=1.46888 이런 식으로 나오는데 저는 아래처럼 나옵니다 .. 같은 라이브러리를 쓰고 전압 값 들도 다 똑같이 설정했는데 이럴 수 있는 부분일까요 ..? b. 위에 꺼 외에도 아래 첫 번째 그림처럼 dc sweep 돌리고 나서 파형을 확인할 때도 삼코치님의 파형과 비슷하게 나오는데 시작하는 지점이나 떨어지는 지점에서의 값들이 좀 차이가 있습니다.. +아래의 두 번째 그림도 마찬가지로 current mirror랑 cascode 쌓았을 때의 파형들을 보기 위한 DC sweep을 돌릴 때도 다르게 나옵니다 ..ㅠㅠ 이건 파형도 다르게 나왔네요.. 다 지우고 다시 설정하고 여러 번 해도 마찬가지입니다. 삼코치님께서 올려주신 TSMC 라이브러리랑 cmosn, cmosp 등 으로 사용하고 회로도에도 라이브러리를 다 물렸는데도 다르게 나와서 의문입니다.. 혹시 제가 실수하고 있는 게 있는지 궁금합니다. 왜 이렇게 나오는지 알려주시면 감사하겠습니다..
1) AMP는 BGR과 다르게 순차적으로 설계하기보다, 최종회로에서 계속 시뮬돌려서 성능을 뽑아내는 방식인지 궁금합니다 ( https://m.blog.naver.com/narabaljeon/220711406689 해당 블로그에서 손계산 및 " 세로 축: gm / gds = gm*ro" , "X축을 gm/id으로 넣고 gm/gds 및 w/id를 Plot" 블로그 교수님께서 이 방식을 사용하기도 하지만, 1번 방식(?)이 더 빠르다곤 하네요) 2) differential input줄때, 1.2 / AC 1 1.2 / AC X 로 주셨는데, 왜 Vcm + Vin with AC 1 / Vcm - Vin with AC -1 로 하지 않는지 궁금합니다 ! (vin=0으로 보시면 될것같습니다) 3) ICMR이 input range로 보면 될지 궁금합니다 ! differential amp에서 Vcm, input 이 너무 높거나 낮으면, sat에서 동작하지 않으므로, 즉 input range로 봐도 될지 궁금합니다 4) Gain 감소시, BW 증가가 아닌지 질문드립니다 ! (33분)
안녕하세요.. 계속 제자리만 맴도는 것 같아 다시 질문드립니다.. ㅠㅠ 전력 계산 전력 제한은 50μW 미만 20% 마진을 적용하여 전력을 40μW로 결정하였고, 이에 따라 전류 I1=3.333 μA 으로 설정(Itotal = 10uA) BJT (Q1) 분석 BJT Q1만을 사용하여 Vcollector를 0V에서 4V까지 스윕하면서 I(Q1)=3.33 흐르는 VBE1 값을 확인하였습니다. 결과적으로 VBE1=517.82035 mV로 확인되었습니다. BJT (Q2[7:0]) + 저항 (R) 분석 BJT Q2[7:0]에 저항 R을 연결하고, R값을 스윕하여 Ic(Q1)=I(R)가 되는 지점의 R값을 확인했습니다. 결과적으로 R=17.39475 kΩ일때, 3.3333338μA가 흐르는 것을 확인하였습니다. PMOS W/L 및 이후 진행 여기서부터 진행이 막혔습니다. 계속 시도해 보았으나, PMOS3와 Q3를 추가하면 결과가 다시 달라지는 것 같아 혼란스럽습니다. PMOS의 Vd를 특정 값으로 가정하고 W를 결정하는 방식이 이해가 되지 않습니다. 왜 그런 방식으로 진행하는지, 그리고 어떤 기준으로 Vd를 정하는지 모르겠습니다.. 오른쪽 pmos는 항상 Sat 동작(Vth만 넘기면 되는데 이는 Vd=3.6정도), 왼쪽 pmos는 그렇지 않은 상태이며, Length또한 Pmos의 경우 높게 가져간다고 10um로 잡긴했습니다. Nmos도 마찬가지일 것같습니다. 왼쪽 PMOS Vd는 전압이 낮아지고, 오른쪽 PMOS Vd는 전압이 높아지는 상황에서 기준을 어떻게 잡아야 할지도 모르겠습니다. => 이부분은 같게 만들면 될것같네요 ! =>=> pmos W/L 바꿔보니 1V로 거의 고정(nmos 2u/2u 일때) =>=>=> nmos W/L에 따라 바뀌네요 회로를 전체적으로 합칠 경우, PMOS의 W/L, NMOS의 W/L, 그리고 R1, R2 등의 값을 전부다 다시 조정해야 하는지 알고 싶습니다. 다른 분들 것도 봤는데 결과를 좋은데 왜 저런 선택을 했는지에 대한 것은 없어 이해가 되질 않더군요..매번 처음부터 다시 시도하며 방향을 찾으려 했지만, 혼자서는 더 이상 나아가기 어려운 것 같습니다. 바쁘시겠지만 설계 순서를 알려주신다면 정말 큰 도움이 될 것 같습니다… 일단은 진행해보겠습니다 !! 기준을 조금 잡았습니다 !! 혹시 MOSFET은 tsmc 180nm 공정을 사용했는데, 해당 공정에서 BJT를 N+ diffusion/P-substrate/N-well or deep N-well으로 이렇게 만들어지는 즉 parastic BJT(?) 라는 게 맞는지 궁금합니다 ! 참고 : 수강생들 과제/7월2,3주차영상/나라발전블로그
안녕하세요 삼코치님. 실습과정중 질문이 있습니다! Slew rate를 대략적으로 구하고자, 시뮬레이션 결과에서 평균 slope를 구하니, 1200V/us라는 다소 터무니 없는 결과가 나왔습니다. 별도로 첨부해주신 자료에는 slew rate가 10V/us가 넘는것을 권장하고있는데, 다소 터무니없는 결과가 나와 어떤부분에서 실수했는지 궁금하여 질문드립니다!
1) 강의를 참고하여 10uA를 흘리기 위한 X 노드 전압(Vx)을 계산하고 있는데, 제가 구한 값과 차이가 커서 어떤 부분이 잘못됐는지 잘 모르겠습니다. 삼코치님은 Vx를 약 613mV로 두셨고, 이 경우 R이 약 14kΩ로 계산되는데, 저는 Vx 값이 다르게 나와서 R이 약 5.7kΩ로 잡히는 상황입니다. 혹시 어떤 부분을 다시 확인해봐야 할지 조언해주실 수 있을까요? 2) BJT Layout 시 Common Centroid 방식으로 구성한다고 하셨는데요, 왜 BJT가 총 10개로 구성된 것인지 궁금합니다. 일반적으로 1:7:1 비율로 배치해야 Common Centroid가 성립하지 않을까 생각합니다. 3) Nmos 바디를 gnd로 하지않는 이유도 궁금합니다. (바디이펙트, 공정) 4) self biasing 회로에서 전류 오차 0.01uA정도 생겨, 아래 X, Y 쪽 전류는 오차가 0.8uA까지 증가합니다. 따라서 Vx, Vy도 오차가 2mV정도 차이가 나는데 상관없는지 궁금합니다 5) 갑자기 궁금한 부분인데, 이러한 BGR는 ip마다 들어가나요 아니면 chip 하나에 1개인가요?? 감사합니다
문제 상황 안녕하세요 삼코치님, 제가 이러한 오류 메세지를 받았습니다. I(R3)에 대해서 전류 측정을하려고 play버튼을 눌렀는데 이렇게 뜨네요. 제가 시도한 방법 지피말로는 ".OPTIONS ALLOW_AMBIGUOUS_MODELS"을 추가하면 된다곤하긴하는데 그렇게 했더니 코치님의 I(R3)에 대한 결과랑 좀 전류가 order부터 너무 다르게 나와서요... 중복으로 뭔가 정의되면 결과가 잘 안나오는것같네요 그래서 PSPICE를 삭제하고 관련 파일 다 삭제하고 재설치를 했는데도 이렇게 뜨네요. ALLOW_AMBIGUOUS_MODELS을 넣고 실행해보면 다음과 같습니다 Ic(Q11)이 order가 테라암페어입니다... 그리고 이게 또 이상한게 처음에 시뮬레이션 돌리면 원래는 바로 전류 결과가 떠야하는데 자꾸만 VDD_TEST에 대한 결과를 나열하더라고요.. 그래서 제가 add trace로 Ic(Q11)추가한겁니다. 참고로 저 회로에서 윗쪽 세팅은 다음과 같습니다. 설치파일과 회로도파일 등 파일 경로 상황 일단 파일 경로는 C에다가 LT SPICE설치파일을 뒀고 그 파일안에 asc_file안에 아래와같이 삼코치님의 파일을 넣은 상태입니다. 중복이름 정의 메세지를 어떻게 없애야할까요..? 3,4시간동안 진짜 이것만 붙잡고 했는데 모르겠네요. 지피티말로는 NPN이름이 중복된거라는데, 그러면 NPN에 대한 lib파일을 찾아서 뭐 어떻게든 해보려했는데 도저히 못찾겠네요... 도움주시면 감사드리겠습니다.
안녕하세요. 아날로그 회로 Trade -OFF 강의를 수강하다 헷갈리는 점이 있어 질문드립니다. Trade OFF 두번쨰 그림에서 Supply Voltage와 Voltage Swing이 Trade OFF 관계에 있다고 말씀주시고, 그림도 그렇게 그려져 있는것으로 보이는데요. 다만 세부 설명에서는 Vdd가 커지면 Voltage Swing의 범위가 커져 그만큼 Swing 마진 범위가 커져 Sat. mode로 동작할 수 있는 동작점이 잘 잡혀져 있다 라고 설명주셨습니다. 그렇다면 Vdd가 커지면 Voltage Swing도 커지는 같이 좋아지는 방향인데 Trade off 관계라고 표현하신게 이해가 안되어서 질문드립니다! 저는 Trade off라 하면 하나를 취득하면 하나는 더 나빠지거나 버려야하는 관계로 이해하고 있는데, 전체 시스템 관점에서 Vdd는 작은걸 쓰는게 Power 관점에서 좋아서 그렇게 표현하신건지 궁금합니다.
C:\Users\ajy54\Documents\LTspice\BIAS_GENERATOR\TEST_ BGR.net (4): This model has multiple definitions. (Note: If you wish to allow this, add ".OPTIONS ALLOW_AMBIGUOUS_MODELS" to your netlist.) Q11 VDD_TEST VDD_TEST VSS 0 NPN 이런식으로 모든 BJT에 대해서 에러가 뜹니다 괄호 안의 ".OPTIONS ALLOW_AMBIGUOUS_MODELS" 를 .t로 추가하면 시뮬레이션은 돌아가지만 10:40 의 그래프와 개형도 다르고 아래처럼 전류값도 다르게 나옵니다 제가 직접 회로를 구성했을때 이런 에러가 떠서 올려주신 TEST_BGR 파일로 시뮬레이션 돌려봤는데 똑같은 에러가 뜬 상황입니다. 라이브러리 설정이 잘못된 걸까요? 해결 방법 알려주시면 감사드리겠습니다!
삼코치님 안녕하세요. 영상을 보다가 궁금한 사항이 있어서 질문드립니다. 영상에서 메모리 제품 검증에서 FPGA를 활용한다고 하셨는데, 이게 삼성 DS 직무 중 회로 설계 또는 평가 및 분석 중 어느 부서에 해당되는 업무일까요? 제가 JD를 유심히 보았는데도, 해당 업무 내용 찾지 못해서.. 답변주시면 감사하겠습니다!
BGR 회로의 low-voltage Reference 개선해보기 강의에서 R5의 저항 변수를 BGR_RES로 설정하고 스윕했을 때 1.38V에 가까운 저항값을 어떻게 알 수 있나요? 영상 15분 16초 내용 입니다! 1.38V에 가까운 저항 값이 무엇인지 나오게(?)하는 방법이 있나요? 아니면 범위를 좁혀 나가서 구해야하나요?
