SRAM 기본 모델링 코드 작성후, RTL view통해서 확인시에 dout 값이 모두 xxxxxx로 처리가 되는데, TB 작성에도 문제가 없어보여 고쳐야할 부분이 있는지 문의드립니다.    

섹션 4. 프로세스 주요 동작-유저 프로세스14. 유저 프로세스-생성 과정 13:17 15. 커널 소스 분석-프로세스 생성 13:17 위 두 영상이 동일한 영상 같습니다. 확인 부탁드립니다.감사합니다. 

1) Interface bahavior에서 BWEn에 대한 역할이 궁금합니다2)CSn=WEn=0 직후 해당 칩에 대해서 write가 진행될텐데, 여기서 addr 부분이 제가 이해한게 맞는 것인지 궁금합니다.제가 이해한 바로는 여러 개의 SRAM 칩이 있을테고, 그러한 SRAM 칩에는 또다시 Width*Depth로 Cell 단위의 SRAM 쭉 나열 되어 있고, 그 중 한 행만을 선택하여 write를 진행하는 것인지 궁금합니다. 예컨대, 이 그림과 같이 수 많은 칩이 존재할 때, 특정 칩을 CSn=0으로 만들고, WEn=0으로 만들어 write 가능하게 만들고, 그리고 그 칩 내부로 들어가서 CELL Array 중 첫번째 행을 선택하고 싶다면 addr=0으로 만들어주는게 맞는건가요?3) 또한 wdata에 대해 inner_mem은 왜 delay되어 나오고, rdata에 대해 inner_mem은 왜 곧바로 나오는지 궁금합니다. wdata를 din으로 보고, rdata를 dout, inner_mem를 Chip 내부 메모리로 보면, 결국 din에서 inner_mem로 들어가는 시간이나 dout에서 inner_mem으로 나가는 시간은 둘 다 delay가 있을 것으로 보이는데, 저의 해석이 잘못된건가요??

GatedSRLatch를 구현할 때 AND Gate를 사용해서 구현하셨는데AND Gate가 아니더라도 Controlled Buffer를 사용해도 구현할 수 있을 것 같은데이 두 방법에서 AND Gate를 사용하신 이유가 궁금합니다.

quartus를 쓰면 gate level로 합성되게 되는 반면에, vivado를 쓰면 주로 LUT형태로 합성이 되는데 왜 그런지 궁금합니다! 그리고 vivado에서 power, timing 분석하려고 하는데, power는 잘 뜨는데, 각 port마다의 timing이 아무것도 안나옵니다. vivado에서는 어떻게 설정해야하는지 궁금합니다.

현재 pc에 vivado가 깔려 있는 상태인데, vivado로 진행하여도 해당 수업 참여하는데 지장없을까요? 

동영상에서 34분 전후를 보면fputs는 line 버퍼 사용하고 있고fwrite 로 변경후 fully 버퍼를 사용한다고 나오는데fwrite 를 써도 출력 대상이 stdout 이니까버퍼 종류는 똑같이 line 버퍼가 아닌가요?

안녕하세요, 우선 질 높은 강의 너무나 감사드립니다.다름아닌, 해당 강의를 통해서 배운 내용을 바탕으로 연습문제들을 풀며 실력을 더욱 키우고자 하는데, 추후 어떤 경로로 연습을 이어나가야할지 감이 잡히지 않아 질문을 남깁니다.개인적으로 전문 개발자가 아닌 전기 및 제어 분야 학생으로써, 임베디드 시스템 등 하드웨어와 접목시키는 방향성을 가지고 C언어를 사용할 예정입니다.이러한 상황에서 어떻게 추후 학습을 어떻게 이어나가는 것이 좋을까요?감사합니다.

1.첫 질문은 제가 컴퓨터 구조를 따로 공부하고 싶은데 어떤 책을 참고해야할 지 모르겠습니다. 2번쨰 질문은 일단 모르겠어서 ,csapp 또는 structured computer organization 을 찾아가면서 공부 중인데 진도가 조금 안 나가고 생각보다 많이 막히는게 있어 맞는 방향인가 고민이 됩니다.이 강의 관련해서 혼자 공부하면서 배웠던건1.키보드의 입력값을 주면 전기신호가 컨트롤러에게 전달되고2.컨트롤러가 신호를받아 데이터를 값으로 변환하고3.그 값을 cpu로 보내서 인터럽트 요청을 하고4.I/o bus를 통해 cpu가 데이터를 읽는다.이게 레지스터로 가 저장이 된다는 것 까지 압니다.더 깊게 알고 싶은데 어디서 어떤 순서로 배워야하는지 잘 모르겠습니다. 또한 컴퓨터 구조론을 공부하는데 또 궁금한게 어디까지 작동원리를 이해 하느냐에 또 발목이 잡힙니다. 예시를 들자면 어떤 책은 CPU에 PC에 집중적으로 설명하는데 반에 어떤 책은 ALU와 레지스터의 연산방법 등 이러한 체계가 연결이 안된다는 느낌이 들어 어 여기서는 이랬는데.. 왜 저기서는 이렇지? 이런 느낌이 크게 들어 막히는 감이 존재합니다.

26강 4:30에서 Ds가 0 또는 1로 간다고 하셨는데, 메타스태빌리티에서 캡처했기 때문에 값의 상태를 보장할 수 없다로 이해했습니다.클럭 도메인을 건널 때마다 동기화기를 써서 안정 상태로 보낼 수는 있겠지만, 그 값이 어떻게 변할지 알 수 없다면 어떻게 제어를 할 수 있는지 이해가 잘 안갑니다.

안녕하세요 감자님! 강의 학습 중 궁금한 점이 있어서 질문드립니다! 64bit 컴퓨터는 64bit 레지스터를 사용하며, 버스의 크기도 최대 64bit이고 표현할 수 있는 주소의 개수도 2^64개이여서 2^64 bit 용량으로는 램을 설치할 수 있다고 이해했습니다. 하지만, 윈도우 운영체제 기준으로 살펴보면 아무리 64bit 컴퓨터여도 윈도우11 Home버전 기준 128GB까지 램을 장착할 수 있다고 명시되어 있더라구요! 이런 경우는 왜 그러는지 조금 의문점이 들어서 질문드립니다!

안녕하세요스텝 카운터에서 JK 플립플롭의 Clear 기능이 나왔는데 이것을 순수하게 저희가 만든 논리 회로로 구성하면 어떻게 만들 수 있을까요..? 구글에서는 저희랑 다르게 NAND 게이트로 이루어져 있어서 어떻게 추가 구성을 하면 좋을지 모르겠습니다..

슈퍼스칼라는 멀티스레드 구조에서만 가능한가요? 만약 단일스레드에서도 실행 가능하다면 스레드의 정의 ("스레드 : 단일 코어가 동시에 실행하는 명령어의 단위")와 어긋나는 것 같은데 어떻게 슈퍼스칼라 기법이 가능한가요?

- 강의 영상에 대한 질문이 있으시면, 상세히 문의를 작성해주시면, 주말/휴일 제외, 2~3일 내에 답변드립니다 (이외의 문의는 평생 강의이므로 양해를 부탁드립니다.)- 강의 답변이 도움이 안되셨다면, dream@fun-coding.org 로 메일 주시면 재검토하겠습니다. - 괜찮으시면 질문전에 챗GPT 와 구글 검색을 꼭 활용해보세요~- 잠깐! 인프런 서비스 운영(다운로드 방법포함) 관련 문의는 1:1 문의하기를 이용해주세요. 강의: 섹션 5. 컴퓨터 구조 파트: 메모리 구조와 동작 이해 - 12. 64K 메모리 동작 구성 이해주제: 16x1 RAM array질문: 1-to-2 Decoder와 Write의 연결에 오류가 있지 않나 싶습니다.1-to-2 decoder 출력이 두 8x1 RAM의 DI에 연결되어 Write가 1일때 DataIn의 값에 따라 (0, 1) 또는 (1, 0) 2개 비트가 저장되는 모양으로 이해됩니다.DataIn은 두 8x1 RAM의 DI로 직연결되고, Write가 1-to-2 Decoder를 통해 두 8x1 RAM의 W로 연결되어야 할 것 같습니다.

컴퓨터의 숫자 표현 - 실수 부분에서 계산하는 방식에 대해서 봤는데, 지수 비트와 가수 비트를 계산하는 방식에 대해서는 이해를 했는데 왜 맨 마지막 결론 부분의 사진에서 맨 앞의 숫자가 1인지 이해가 안 되었습니다.(예시로 제시된 실수는 양수인데, 최상위 비트가 1이면 음수를 표현함)부동소수점 계산기도 돌려봤는데 -8.3125라는 결과가 나오는 걸로 확인되어 오타인 건지 한 번 확인 부탁드립니다 

오른쪽부터 차례로 1 2 3 2 로 비트필드를 나누고 1 3 7 5 일때 101 111 11 1여기서 5는 필드 초과되어서 버려서 01 111 11 1 가 됬는데 여기서 unsigned char* 로 포인터 형을 강제로 바꾸어 0111 1111 이렇게 만든상황에서 0x06 하고 엔드 연산을 할때 0111 11110000 0110를 엔드 연산하면 0000 0110인데 이걸 왜 >> 연산해서 3 으로 작은값나오게 했나요 ? 0000 0011그에 대한 언급이 없으셔서 질문 남깁니다

사진 상 화살표가 혹시 오류일까요? 구글 상에 검색했을 때는 주소 버스에서 메모리나 주변장치에게 메모리 주소 전달하는 목적을 나타내기 위해서 화살표가 반대로 되어있는 거 같아서요.

정적인 정보를 데이터라 부른다고 써져있는데 동적인 정보는 데이터가 아닌건가요?

rtl viewer를 열면 mux모양 로직 (dout ~0 부터 dout ~ 31이라고 쓰여있음) 이게 책처럼 겹쳐야 하는데 죄다 병렬 회로로 늘어져서 엄청 공간 차지를 많이 합니다. 코드 문제는 아닌 것 같은데 어떻게 해야하나요? rtl viewer에서 netlist navigator 수정이 안되나요? netlist navigator를 보면 always0과 dout~0부터 dout~31까지가 동시에 logic이라는 폴더에 들어 있습니다. 그래서 벡터를 책처럼 못 묶는 것 같습니다.

안녕하십니까 삼코치님 AXI프로토콜을 시뮬레이션 하는 과정에서 시뮬레이션할 때 마스터,마스터_tb,슬레이브,슬레이브_tb를 모두 결합시켜셔 시뮬레이션해야하는 건가요?