묻고 답해요
156만명의 커뮤니티!! 함께 토론해봐요.
인프런 TOP Writers
-
해결됨Verilog FPGA Program 1 (Arty A7-35T)
SPI Master 부분 질문입니다.
안녕하세요 좋은 자료로 많은 공부를 하고있습니다.제가 초보라 초보적인 질문임을 용서해주세요강의자료 45/98 SPI Master -4 부분을 보면125 LINES: SCK_CNT==FRQ ? 1'B0:SCK_CNT+1'B1;133 LINES: SCK_CNT==10'B0 > SCK_INDEX+1'B1:SCK_INDEX;라고 되어있는데요 강사님께서 의도하시는 바는 SCK_CNT==FREQ 에서 0을 만들고 동시에 SCK_CNT ==0이 되니까 SCK_INDEX 값을 하나 증가 시키고 싶은건 알겠는데요.두 해당 블럭이 각기 ALWAYS 문 안에 있어서 f/f이면 클락이 있을때 동시에 두 블럭이 동작하면 아래 130-134 LINES의 블럭은 SCK_CNT ==0이 되기 전에 벌써 판단을 함으로 SCK_INDEX +1 동작이 한 클락 뒤에 이루어 지는게 아닌가요? 원래는 동시에 이루어 지고 싶은 의도이나...동일한 질문 선상에서라인 141을 보시면 S_READY & READY_CNT==10'D0을 비교하는데요 이도 마찬가지로 의도는 S_READY 상태가 되면 0을 출력하겠다는 의도로 해석됩니다. 그런데 112 라인에서 더 빠르게 동작하여 READY_CNT값이 먼저 1이 증가하면 141 라인은 동작이 불가한거 아닌가 하는 복잡한 생각이 들어 혼란스럽습니다저런 문제는 걱정 안해도 되는 것인지 궁금합니다. 실제 로직을 구현하고 클락이 빨라지면 문제가 될 것 같기도 한데 혹시 저런것도 다 염두해 두고 로직을 설계해야하는것인지 FPGA를 시작하는 아기로써 겁먹고 문의드립니다.
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
build 파일이 실행이 안돼요...
우선 맛비실습압축파일을 제 사용자 파일에다 복사하고 unzip실행을 했는데 안되더라구요;그래서 아예 explorer.exe 명령어 실행해서 어거지로 클릭해가면서 파일 압축 풀었고,그런다음에 ./build 파일 실행시키니까 permission denied 되었다고 해서 chmod +x 명령어 해서 실행파일로 설정 한 다음에 다시 또 ./build 하니까 이런 상황이 벌어졌습니다...^0ㅜ.... gcc 는 root 계정에서도 그리고 사용자 계정에서도 sudo apt install gcc 해가면서 설치만 5번 한거 같아요... 어떡해야 좋을까요? (눈물...
-
미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
질문사항
맛비님 안녕하세요 ! 궁금사항이 생겨 글 남기게 되었습니다. NVIDIA의 GPU 같은 경우 '쿠다'라는 소프트웨어 플랫폼을 제가 이용해봤습니다. 수업시간에 설명해주신 inference를 위한 NPU 소프트웨어 플랫폼도 학생이 무료로 이용할 수 있는게 있을까요 ?MNIST 모델에 대해 설명해주실때 0~9까지 표현하기 위해 one-hot label을 10bit를 사용하셨는데, 4 bit를 사용해도 0~9가지 다 표현 가능하지 않나요 ?
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
build가 되지 않습니다!!
실습 중 ./build를 실행하면 아래와 같이 뜨면서 실행이 되지 않습니다..vi로 script를 수정하는것은 문제없이 진행이 되는데 build는 이런 식으로 뜨는데 혹시 뭐가 잘못된걸까요?
-
해결됨Verilog FPGA Program 1 (Arty A7-35T)
I2C Master 모듈관련 질문입니다.
페이지 156쪽에 대한 질문입니다.scl신호를 생성하기 위한 카운터와 scl 반주기 counter 두개를 설계하신 이유가 궁금합니다. 아무리 읽어봐도 잘 이해가 안가서요 ㅠㅠ.. 그리고 3-1) start_runw부분을 한번만 더 자세하게 설명해주실수 있을까요?
-
해결됨Verilog FPGA Program 1 (Arty A7-35T)
memory configuration
Zybo z7-20으로 하고 있는데 Configuration Memory 과정에서 FSBL file이 필요하다고 합니다. 이 파일은 어디서 생성하나요?
-
미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
Hybrid Processor가 Co processor 보다 좋은 이유
안녕하세요 맛비님. 좋은 강의 해주셔서 감사합니다. 다름이 아니라, AMD와 Xilinx가 2020년에 인수합병으로 CPU 안에 FPGA 요소를 포함시킨 새로운 Architecture인 Co-processor를 특허로 낸 반면에, 삼성의 엑시노스는 ARM의 CPU IP, AMD와 협업한 GPU, 자체 NPU등 각각의 IP를 한 Chip에 배치시킨 Co processor 가 아닌 Hybrid processor라고 볼 수 있을 것 같습니다. 여기서 의문은 왜 Co processor가 Hybrid processor 보다 좋은지 잘 모르겠습니다. 이에 대한 생각이 어떠신지 궁금합니다! 감사합니다.
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
xilinx 설치
현재 툴설치하는 단계인데 꼭 우분투환경에 설치해야하는 이유가 있나요?window버전으로 사용하면 안되는지 궁금합니다!
-
미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
안녕하십니까 cnn_acc_ci.v 파일에서 궁금한 점이 있습니다.
안녕하십니까 cnn_acc_ci.v 파일에서 약 90번 째 줄에 ot_ci_acc에 각 kernel의 값을 더해주고 w_ot_ci_acc에 wire로 연결하고 r_ot_ci_acc로 전달합니다. 여기서 w_ot_ci_acc를 통해서 r_ot_ci_acc로 전달하는 이유가 궁금합니다. =================현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치
제가 3일동안 이 설치만 하고 있는대요삭제하고 다시 다운한것만 몇번인지 모르겠네요하다가수강자분이 정리하신 가이드도 다 따라했고설치영상보고 모두 다 똑같이 따라하는중인대도 안되네요 문제가 뭘까요현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
제가 재설치만 7번은 시도한거 같아요....
gui 모드로 결국 경로까지 따라해서 설치해서 성공해도 그 이루에 vivado를 실행하기 위한 단계에서 vivado & 을 쳐도 계속 "command not find" 라고만 뜨고.... 근데 standard 모드로 설치는 제대로 했거든요...설치 끝내고 root 계정에서 빠져나온 바로 이후입니다.... xilinx는 2022.2 버전이에요. 용량은 넉넉해서 문제없이 설치 했고요... 진짜 환장하겠습니다.ㅠㅠ 이거 빨리 수업듣고 기한까지 프로젝트 완성해야 하거든요ㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠㅜㅠ
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치
vi /root/.Xilinx/install_config.txt # 생성된 config 파일을 편집함.이부분에서 잘못된거 같아서 다시 실행 했는데 이렇게 나오는대 혹시 여기서 어떻게 해야할까요??esc -> enter 누르면 이렇게 나옵니다 다시 설치 했는대 이렇게 나옵니강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
there is not enough disk space to install
tools 파일에 vivado 설치하려고 했드니만 파일의 디스크 용량이 턱없이 부족하답니다..그래서 설치 최종단계로 넘어가질 못해요.
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
chapter 20. BRAM 1 cycle latency 질문 드립니다.
Chapter 20/simple_bram_ctrl.v 파일 line 138에서 궁금한 점이 있어서 질문 드립니다! // 1 cycle latency to sync mem output always @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_valid <= 0; end else begin r_valid <= o_read; // read data end end 위 코드에서 1 cycle(10ns) delay가 발생하는 이유가 TestBench 코드에서 True DPBRAM 모델에 데이터를 Write하도록 wiring했고, DPBRAM 모델에서 Read나 Write를 하려면 1cycle이 걸리니깐, 파형이 1 cycle 뒤로 밀린 waveform이 나오는 것이라고 이해했습니다.Q1. 제가 맞게 이해한 것인가요??Q2. 그렇다면, Write를 하는 과정에서도 1 cycle이 delay 되는 것이 맞나요??
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
ubuntu 완전 삭제 후 재설치
c드라이브에 용량이 부족해서 강의 0장에 하단에 커뮤니티 링크를 참조하여 우분투 완전삭제를 진행하고 다시 다운하여 처음 부터 진행하려고 했으나 아래 사진과 같은 문제가 발생하여 진행이 안됩니다. 처음에 할 때는 제대로 install 도 되고 잘되었는데 다시 하려니깐 진행이 안되네요,,10시간 정도 방법도 찾아보고 생각도 해보았지만 검색해도 잘 안나오고 방법을 모르겠습니다...원래는 installing하고나서 ubuntu파일 내에도 들어갈 수있는데 다시 할때는 저런식으로 뜹니다.
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
counter 질문입니다
=================강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================강의의 코드에서 #100 reset가 되기전 clk이 #5마다 바뀐다면 always문이 돌아가고 그때의 o_cnt나 o_cnt_always는 x값이라고 표시가 됩니다 그렇다면 +1계산은 되고 있으나 X값인건가요 아니면 +1계산 자체를 하지않나요?(애초에 필요가 없으니 하지않을수도 있다는 생각이들어서요)
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치 오류 사항
Failed to create the hard link /home/matbi/tools/Xilinx/Vitis_HLS/2022.2/tps/lnx64/binutils-2.37/opcodes/.deps/pj-dis.Plo pointing to /home/matbi/tools/Xilinx/Vivado/2022.2/tps/lnx64/binutils-2.37/ld/.deps/eavrxmega3.Po. /home/matbi/tools/Xilinx/Vitis_HLS/2022.2/tps/lnx64/binutils-2.37/opcodes/.deps/pj-dis.Plo -> /home/matbi/tools/Xilinx/Vivado/2022.2/tps/lnx64/binutils-2.37/ld/.deps/eavrxmega3.Po: Invalid argument 설치 과정 끝에 이런 에러가 나타납니다. 문제가 뭔지 알 수 있을까요
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
passwd: Authentication token manipulation error
처음 ubuntu를 키고 id를 정하고 엔터를 누르고 password쓰라고 해서 쓰려고 했더니만 아예 글이 써지질 않습니다.그래서 아예 ubuntu를 새로 다시 깔았는데 제목과 같은 오류 메시지만 떠서 검색해본 결과 $ sudo reboot를 쳐봤더니만 그대로 password가 설정되지 않은채로 install 되어 모바엑스텀에서 파일을 깔려고 할때마다 password를 치라고 창이 나오면 그대로 멈춰서 자판이 쳐지질 않아서 도무지 다음 단계로 갈 수가 없습니다. 어떻게 해야 좋을까요?ㅠㅠ
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
시뮬링크 관련 이슈
ERROR: [XSIM 43-3225] Cannot find design unit work.hello_world in library work located at xsim.dir/work.ERROR: Please check the snapshot name which is created during 'xelab',the current snapshot name "xsim.dir/hello_world/xsimk" does not exist 이런 에러가 떠서질문을 검색해보니 gcc가 잘 설치가 안되어 있다길래sudo apt-get updatesudo apt-get install gcc설치했음에도 ./build 가 실행이 안됩니다.
-
미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
노트북에 설치할 용량이 없는데 윈도우 비바도로 그냥 배워도 될까요>
가능할까요?