설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
안녕하세요 🙂 [1. 질문 챕터] : 22장 [2. 질문 내용] : bram mover에서 write는 안쓰고 둘다 read로 쓴다고 하셨는데 그럼 write쪽 부분은 사용이 안되니깐 합성 과정에서 안쓰이는 부분이라 합성이 안되서 리소스를 자동으로 절약하게 되는건가요? 중요한건 아니지만 궁금해서요! [3. 시도했던 내용, 그렇게 생각하는 이유] : ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
상부 FET만 PWM으로 제어하는 방식으로 사용한다고 하셨는데 그러면 하부 FET에 PWM CH1N은 오히려 상부와 대칭적으로 주면 안되고 필요할 때 On/Off 주는 것이 안전한 것 아닌가요? 지금처럼 대칭으로 PWM을 주면 상부 하부 전부 PWM을 주는 구조가 되는 것이어서 앞서 설명하는 상부 FET만 PWM 주는 구조와는 맞지 않는 것 같습니다.
안녕하세요, 현재 캐나다에서 시스템 엔지니어쪽 직장에 사회 초년생으로 다니기 시작했습니다~ 처음으로 맡은 업무가 보드 관련에서 코딩하는거라 이쪽관련해서 사이드로 공부를 하려고 강의는 구매했습니다만, 준비물이 있네요 ㅠㅠ 그래서 혹시 해외배송이 가능한지, 만약 해외배송 안된다면, 이번 7월 중순에 친척이 한국에서 캐나다 오시는데 그분께 부탁하려고 하는데 저 준비물들 해외로 가지고 나갈 수 있는지, 만약 가능하다면 따로 신고 같은거를 해야하는지 궁금합니다! 감사합니다 ㅎㅎ
안녕하세요, 먼저 강의 잘 들었습니다. AUTOSAR에 대한 기초 개념을 잘 정리 할 수 있었던 시간이었습니다. ASW 개발 시 AUTOSAR 도구를 이용하여 component, port 등을 정의하고 그에 따라 Code generation 후, 내부 로직을 채워나가는 방식으로 진행이 된다 하셨는데, 어쨌든 코드 레벨에서는, RTE를 통한 데이터 교환이나 Server/Client 함수 호출이 아닌, 직접적인 전역 변수의 접근이나 타 컴포넌트의 함수 직접 호출을 구현 할 수도 있다는 생각이 들었습니다. 이에 대해 AUTOSAR 규칙에 맞지 않는 설계 방법이라는 설명을 해 주셨으나, 결과적으로 해당 내용이 빌드가 가능하고 참조 구조가 명백하다면 실행이 가능한 SW가 만들어질 수 있어 보이는데요. 이러한 AUTOSAR compliance 하지 않은 구현이 이루어진다면 어떤 일이 발생하나요?? 혹은, OEM 등에서 관련한 제약을 따로 명시하지 않을 경우, 이러한 구현이 결과적으로 문제가 될 가능성은 없을까요?
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안녕하세요 🙂 [1. 질문 챕터] : 15장 [2. 질문 내용] : always @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_valid <= {DWIDTH{1'b0}}; end else begin r_valid <= o_read; // read data end end bram mover에서 이부분 코드 보고있는데 rvalid는 1비트짜리 레지스터인데 왜 저렇게 리셋때 초기화 되는건지 궁금합니다! 저러면 00000000(datawidth만큼)을 rvalid에다가 넣는거 아닌가 싶어서... 중요한건 아닌거같지만 강의에서도 언급 안하시고 혹시 의도가 있는건가 싶어서 질문드려요! [3. 시도했던 내용, 그렇게 생각하는 이유] : ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
NUCLEO-F334R8 보드를 사용하고 있습니다. 코루틴도 다음과 같이 메모리 문제가 있습니다. 코루틴도 메모리 설정 하는 구간이 있을까요? C:/ST/STM32CubeIDE_1.18.1/STM32CubeIDE/plugins/ com.st .stm32cube.ide.mcu.externaltools.gnu-tools-for-stm32.13.3.rel1.win32_1.0.0.202411081344/tools/bin/../lib/gcc/arm-none-eabi/13.3.1/../../../../arm-none-eabi/bin/ld.exe: 04_coROUTINE1.elf section ._user_heap_stack' will not fit in region RAM' C:/ST/STM32CubeIDE_1.18.1/STM32CubeIDE/plugins/ com.st .stm32cube.ide.mcu.externaltools.gnu-tools-for-stm32.13.3.rel1.win32_1.0.0.202411081344/tools/bin/../lib/gcc/arm-none-eabi/13.3.1/../../../../arm-none-eabi/bin/ld.exe: region `RAM' overflowed by 392 bytes C:/ST/STM32CubeIDE_1.18.1/STM32CubeIDE/plugins/ com.st .stm32cube.ide.mcu.externaltools.gnu-tools-for-stm32.13.3.rel1.win32_1.0.0.202411081344/tools/bin/../lib/gcc/arm-none-eabi/13.3.1/../../../../arm-none-eabi/bin/ld.exe: warning: 04_coROUTINE1.elf has a LOAD segment with RWX permissions collect2.exe: error: ld returned 1 exit status make: *** [makefile:68: 04_coROUTINE1.elf] Error 1
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안녕하세요 🙂 [1. 질문 챕터] : 16장 [2. 질문 내용] : 맛비님 제가 버그 픽스했다는 코드랑 원래 코드랑 딜레이쪽에서 어떤 차이가 있는지 확인해보고싶어서 data mover 파일만 16장에서 주신 코드로 바꾸고 15장에서 사용했던 테스트 벤치를 돌려봤는데요 시뮬레이션이 끝나지 않아서 웨이브 폼을 좀 돌려보다가 is_read_done신호랑 is_write_done 신호가 c_state가 RUN일때 X 상태로 변하고 그것때문에 addr cnt가 초기화가 안되는것을 발견했습니다(write read 둘다). 그런데 강의에서 보면 맛비님 컴퓨터에선 테스트벤치가 잘 작동한것처럼 보이고 코드에서 is_read_done이랑 is_write_done 신호를 assign한 부분 체크해보는데 별 문제도 없어보여서 혼란스럽네요 ㅜㅠ 그냥 제 컴퓨터가 이상한 부분일까요? 아니면 예전 파일 테스트벤치용이라 고친 파일에서는 작동을 안하는걸까요? 참고로 코드에는 손대지 않았습니다! [3. 시도했던 내용, 그렇게 생각하는 이유] : ================ 다음 내용은 읽어보시고 지우시면 됩니다.================= 질문 내용을 작성해주실 때, 위의 3단계 로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!! 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
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안녕하세요. 제가 사용하는 버전이 24.2 버전인데, Vivado는 똑같은데, Vitis가 강의랑 완전 다른거 같습니다. 24.2 버전으로는 따라할 수 없나요? Select a directory as workspace도 안보이고, GUI도 완전 달라서 이게 맞나 궁금합니다.
안녕하세요 맛비님, 항상 좋은 강의 감사드립니다. AXI를 혼자 공부하기 정말 어려웠는데, 강의가 많은 도움이 되고 있어 앞으로도 더 advance 강의가 기다려지네요! [1. 질문 챕터] : HDL 38장-2부 에서 다루는 "matbi_rdma.v" (Line: 417~435)에서도 특히 다음 fifo에 관해서 질문이 있습니다. matbi_sync_fifo # ( .FIFO_IN_REG (0), .FIFO_OUT_REG (0), .FIFO_CMD_LENGTH(NUM_ARLEN_BIT), .FIFO_DEPTH (NUM_AXI_AR_MOR_REQ), .FIFO_LOG2_DEPTH(LOG_NUM_AXI_AR_MOR_REQ) ) u_matbi_sync_fifo ( .clk (ap_clk), .reset (ap_rst), .s_valid (ar_hs), .s_ready (ar_fifo_full_n), .s_data (r_burst_len_ar), .m_valid (ar_fifo_empty_n), .m_ready (fifo_read_r), .m_data (ARLEN_r) ); [2. 배경 설명] : 위 fifo는 MOR을 위해 AR channel과 R channel 사이에 둔 sync_fifo로써 transaction된 AR payload마다 fifo에 burst_len을 적어두고, 그 내용을 R 채널에서 RLAST마다 읽어가는 것으로 이해하였습니다. 그런데 코드를 자세히 보다 보니 fifo에서 pop해 가는 데이터인 " ARLEN_r " 가 코드 어디에서도 사용되지 않는 것을 확인하였습니다. 따라서 현재 코드 상으로는, ARLEN_r 라는 값이 유의미에게 사용되기 보다는, fifo에 적힌 데이터를 단순히 여러번 읽어서, fifo_empty이 되어 R 채널에게 더이상 issue된 transaction이 없다고 알려주는 꼴인거 같습니다. 또한, 이전 비슷한 질문에 대한 답변을 찾아보니 코드 상 불필요한 로직이 남아있어서 그런거 같다라고 답변해주셨습니다. [3. 질문 내용] : 혹시 ARLEN_r 가 따로 코드 내에서 사용되지 않는 이유가 있나요? 만약 여러 불필요한 기능을 지우기다 보니, ARLEN_r 가 redundant하게 남아있게 된 것이라면 혹시 원래는 ARLEN_r 가 어떤 기능을 위해 존재했던 것인지 궁금합니다. 아무래도 강의의 내용이 회차를 거듭할 수록 어려워지다보니, 이러한 점에 대해서도 궁금증이 생기는 것 같습니다. 다시 한번 좋은 강의에 감사드리며, 감사의 마음으로 질문 올립니다. 고맙습니다.
디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
안녕하세요 삼코치님 9강 timing 분석과 data-path Delay확인하기 강의에서 강의 화면처럼 slack과 delay정보가 나오지 않습니다 사전적으로 강의 그대로 full adder 코드와 simulation 코드 sdc파일을 만들었으며(강의 자료의 코드를 다운로드하였습니다) start버튼도 눌렀습니다. 무엇을 놓쳤는지 잘 모르겠습니다
