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인프런 TOP Writers
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치 문제 질문드립니다(sudo apt-get update)
sudo apt-get update 명령어를 실행했는데 다음과같이 에러가 나오면서 진행되지않습니다.. 어떻게 해결해야되는지 알려주실수 있으신가요..?
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해결됨설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
설치 문제 질문드립니다(Ubuntu)
Ubuntu 처음 설치할때 오류가 나와서 3개 체크하는것까지 하고 다시 실행했는데요저는 installing this may take a few minutes 가 나오고 계속 아무것도 안나오길래 기다렸다가 끄고 다시 Ubuntu를 실행해봤는데 username 입력하는 문장은 나오지 않고 사진과 같이만 나오는데 제대로 설치가 된건지 궁금합니다.
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미해결FreeRTOS 프로그래밍
TaskDelay와 printf 순서
1번 실습 파일에 printf 를 찍을 때 vTaskDelay를 하고나서 왜 Printf를 찍나여? 뭔가 의미상으론 태스크가 할일(Printf 찍는 것)을 하고 Delay에 빠지는게 맞는 것 같은데 왜 TaskDelay 이후에 printf를 찍는 지 궁금합니다. vTaskDelay (pdMS_TO_TICKS (1000)); // 스스로 휴면상태에 들어감 Blocked로 다시 1000ms 후running printf("b"); fflush(stdout); // 문자 'a' 출력
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해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
안녕하세요! 선생님 ST-LINK가 연결되지 않아서 글 올립니다!
우선 보드에 불은 잘들어오는데 ST-LINK가 장치 관리자에서 잡히지가 않습니다.컴퓨터로 진행한 모습입니다.혹시나 컴퓨터가 문제인가 싶어서 노트북으로도 해보았는데 여기서도 장치 관리자에 ST-LINK가 잡히지 않았습니다.무엇이 문제인지 알려주시면 감사하겠습니다.
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
SRAM 시뮬레이션 결과가 이상해서 질문드립니다.
안녕하세요. sram 소스 코드를 위처럼 작성해봤는데,mem에 저장이 안돼서 read도 제대로 안되고 아래처럼 시뮬레이션 파형이 나옵니다.테스트벤치는 주신 자료대로 작성했고 소스코드만 제가 작성해봤는데, 주신 소스코드랑 비교해봤을 때도 크게 다른 부분을 모르겠어서요.코드의 어느 부분이 잘못됐는지 알려주시면 감사하겠습니다!
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
CPU강의 관련하여 질문드립니다.
안녕하세요 삼코치님. 좋은 강의 잘 듣고있습니다. 강의 수강 중 궁금한 점이 있어 질문드립니다. 1. instruction과 PC에서 4bit 씩 더해서 다음 instruction을 처리한다고 설명하셨는데, 왜 4bit씩 더해지는 것인지 궁금합니다.instruction이 32bit= 4byte이므로 PC에서 4byte씩 더해져야 하는 것으로 이해하였습니다.그래서 32bit안에 opcode와 메모리 주소가 들어있는데, 이걸 4bit씩 끊으면 다음 주소로 넘어간다는 게 이해가 가지 않습니다. CPU에서는 왜 read write가 아닌 load와 store를 사용하는 건가요? 행위는 동일하지만 단어만 다른것인지, 서로 전혀 다른 개념인지 궁금합니다. 3. 설계 프로젝트에서 data mem과 reg file이 언급해주신 store와 write back이 저장하는 장소의 차이라고 생각하면 될까요? (store는 메모리, write back은 cpu reg에 저장) 긴 글 읽어주셔서 감사합니다!
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미해결설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
vi에서 코드작성
안녕하세요 맛비님. 최근 리눅스환경을 배우기 시작해서 강의를 통해 vivado를 설치하고 사용하기 시작했는데, 궁금한 점이 있어 질문드립니다. 먼저 'vivado &'로 제대로 실행되는 것은 확인했는데, 강의에서 말씀해주셨듯이 일일이 실행해서 waveform을 확인하는 과정들이 번거롭다고 느껴졌습니다. 그런데 vi환경에서 코딩을 하기 위해서는 .v 파일이 필요한데, vivado를 실행해서 프로젝트를 만들고, 해당 경로에 생성된 .v 파일을 찾고, 빌드와 클린이 있는 파일로 이동시키고, vi환경에서 코딩을 하는 번거로운 과정이 요구되는건지 궁금합니다. 주어진 강의 자료가 아닌 제가 직접 설계한 프로젝트를 맛비님처럼 실행하고 확인해보고 싶은데, 프로젝트를 생성하면 .srcs/sim_1/new 에 tb.v가 있고, srcs/sources_1/new 에 모듈.v 파일이 생성되어서 이걸 일일이 다 옮기고 빌드하고 하는건가? 하는 생각이 들었습니다. 많은 사람들이 vi환경에서 코딩을 하는 것은 알고있는데, 어떤식으로 .v 파일을 만들고 실행하고 하는지 알 수 없었고, 해당 방법을 아무리 구글링해도 vivado를 설치하는 방법만 나와서 질문드립니다..
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
buffer에 관하여 질문드립니다.
안녕하세요 삼코치님. 강의 중 궁금한 점이 있어 질문드립니다. 해당 강의에서 주어졌듯이wire not_in; assign out=~not_in;assign not_in=~in; 의 경우 중간에 인버터가 들어가게 되는데 이를 버퍼라고 할 수 있는건가요? wire not_in; assign out= not_in;assign not_in=in; 으로 했을 때 그림대로 라면 낫 인버터가 아니라 그냥 인버터가 들어간다고 생각되어서 질문드립니다!
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해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
섹션5 프로젝트 생성해보기 디버깅 문제
안녕하세요. 임베디드 강의를 입문하면서 수강하기 시작한 학생입니다. 다름이 아니라 아래 문의와 비슷한 경우인 것 같은데 해결이 되지 않아 질문드립니다.https://www.inflearn.com/community/questions/1411541/%EC%84%B9%EC%85%98-5-%ED%94%84%EB%A1%9C%EC%A0%9D%ED%8A%B8-%EC%83%9D%EC%84%B1%ED%95%B4%EB%B3%B4%EA%B8%B0-%EC%97%90%EC%84%9C-st-link-upgrade-%EA%B4%80%EB%A0%A8-%EB%AC%B8%EC%9D%98 해당 질문에서 해결법을 알려주신대로 다 해봐도 해결이 되지 않아결국 STM32Cube를 지운 후 1.7.0 버전으로 재설치 했는데도 동일한 문제가 발생해 질문 드립니다. 장치관리자에 STM32 연결도 인식한 상태이고,STM32Cube를 관리자 버전으로도 실행해보고 컴퓨터 재부팅도 시도해보았습니다.관련 프로젝트 경로도 전부 영문으로 이루어져 있습니다. 혹시 해결법을 찾을 수 있을까요?감사합니다. 강의 재밌게 잘 듣고 있습니다.
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
wrapper, bitstream 오류
안녕하세요 맛비님. 비트스트림을 완료해서 위에 ready가 떠도 초록색 바가 왔다갔다 하는게 안사라지고(generating hdl wrapper) 비트스트림도 write bitstream complete가 떠있는데 로딩창이 안사라집니다.뭐가 잘못된건지 궁금합니다
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미해결설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[8장] Waiting for Trigger
안녕하세요, 맛비님!실습 수업을 듣고 따라하다 run trigger for this ILA core에서 아래와 같은 사진처럼core status가 waiting for trigger로 멈춰져 있어 질문 드립니다.open target을 다시하거나 vivado와 vitis를 재부팅하여도 아래와 같은 사진처럼 멈춰있습니다..ILA trigger condition도 틀리지 않은 것 같은데 어떻게 해결할 수 있는지 궁금합니다...!
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해결됨디지털 회로설계 실무 : Computer Architecture 와 SoC 프로토콜 Digital IP 설계하기
강의 중 질문 있습니다!
안녕하세요 강의 너무 듣고 있습니다.강의 중에 궁금한 게 생겨서 질문 남깁니다!chapter4 6페이지에 xor gate를 한번에 만들어서 사용하는 tr개수를 8개로 줄일 수 있다고 하셨는데 ~A , ~B 입력을 위해서 inverter가 2개 더 필요해서 총 12개가 필요한 것 아닌지 궁금합니다
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미해결FreeRTOS 프로그래밍
섹션3 포팅 실습
강의와 다르게 아래와 같이 IOC와 프로젝트가 따로 되는데 이게 맞는지 궁금합니다. (강의에서는 IOC 에서 소스가 생성된 것으로 보였습니다)물론 LED 깜빡거리는 건 가능합니다.
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해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
GPIO 제어의 방식 이해
안녕하세요 이제 막 강의를 듣기 시작해서 세션 7까지 수강을 마쳤습니다. 제가 임베디드 분야에 무지한 상태로 임베디드 리눅스를 사용하는 회사에 취업을 몇가지 업무를 진행하였는데,그 때 GPIO를 제어하기 위해선 해당 pin에 맞는 file 내부에 작성된 값을 제어했습니다. 이 부분과 차이가 있는듯 하여 궁금한점이 있느데임베디드 리눅스의 경우에는 운영체제가 존재하고, 지금 강의에서 진행하는 과정의 경우 운영체제가 없기 때문에 진행방식의 차이가 있는건가요?mcu를 사용해서 gpio를 제어하는 경우에는 결국 해당 레지스터의 bit를 제어하는 방식으로 진행이 되는건가요?이렇게 두가지 내용에 대해서 우선 궁금증이 생겨 문의 드립니다. 답변주시면 감사드리겠습니다.
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미해결FreeRTOS 프로그래밍
질문있습니다
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. TASKMAN 에서 ioc파일에서 몇개의 입출력을 건들면 바로 테스크1만 실행이 됩니다이 코드가 추가되는거 같아서 수정했는데도 이러네요 ㅜㅜ
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미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
cnn_core simulaiton
안녕하세요. 좋은 강의 감사합니다. 혹시 시뮬레이션을 윈도우 vivado 프로그램으로 볼 때 따로 방법이 있을까요?값이 high impedance(z) 혹은 x 만 들어와서 질문 드립니다! 안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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해결됨[임베디드 입문용] 임베디드 개발은 실제로 이렇게 해요.
멀티미터기 필요 유무
안녕하세요! 이제 막 강의를 수강하려고 합니다. 질문 글을 찾아보니 오실로스코프는 이 강의자체에서는 필요없다고 하셨는데 그럼 멀티미터기는 필요할까요?
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미해결설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
protocol instance관련 질문입니다.
안녕하세요 맛비님 오랜만에 질문글을 올립니다.testbench상에서 확인할 때 편의를 위해 protocol instance를 도입해주신 점 감사합니다. 이 부분에서 하나 궁금한 점이 있습니다.protocol instance에서 #1, #2, #3..으로 나오는 부분이 waveform상 1cycle씩 delay되는 것을 확인할 수 있는데, 이 부분이 의미하는 바가 있을까요? 안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
zynq z7 10 parameter 크기
zynq z7 10 으로 하고 있는데 어디 크기를 4분의 1로 줄이면 될까요? 수업듣고도 생각나는 부분 건들여봤는데 안되어서 질문드립니다.*defines_cnn_core.vh 파일에서 paramter CI=3, CO=16, KX=3, KY=3 을 다음과 같이 바꾸었습니다. CI=3, CO = 12, KX = 2, KY=2이외에 다른 parameter를 건들여야하는게 맞을까요?안녕하세요 🙂[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.) ================ 다음 내용은 읽어보시고 지우시면 됩니다.=================질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)서로 예의를 지키며 존중하는 문화를 만들어가요.질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )먼저 유사한 질문이 있었는지 검색해보세요.잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.==================
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미해결설계독학맛비's 실전 AI HW 설계를 위한 바이블, CNN 연산 완전정복 (Verilog HDL + FPGA 를 이용한 가속기 실습)
ip 패키징 질문
패키징시 이런 문제들이 뜹니다. 해결책에 대해서 여쭤보고싶습니다. [IP_Flow 19-11770] Clock interface 's00_axi_aclk' has no FREQ_HZ parameter. [IP_Flow 19-2187] The Product Guide file is missing. [IP_Flow 19-11888] Component Definition 'xilinx.com:user:cnn_core_test_ci3_co32_v1_0:1.0 (cnn_core_test_ci3_co32_v1_0_v1_0)': IP description "cnn_core_test_ci3_co32_v1_0_v1_0" is not meaningful: same as name or display name